SDRAM controller

E

Eiffel.Z

Guest
Hi friends
I am a newbie dalam FPGA.sekarang aku perlu merancang SDRAM controller untuk mengendalikan SDRAM w / r (Samsung K4S641632H) 64Mbit.Aku punya masalah untuk meminta Anda membantu saya.
Aku mengacu pada datasheet, menggunakan CLK 50m
Q1: 64ms refresh periode (4K siklus).Aku tidak tahu arti persis.Bagaimana cara menetapkan waktu refresh ketika saya menggunakan jam kerja 50m?
Q2: Burst length (1, 2, 4, 8 & Kendali halaman).Ketika saya menetapkan Burst length = 1, sekarang hanya w / r satu data pada satu alamat.tapi jika aku menetapkan meledak panjang = 8 atau meledak panjang = page.How penuh mereka bekerja.

Terima kasih
Eiffel

 
Anda dapat menggunakan kembali contoh yang sudah ada kontroler SDRAM.Apa HDL pilihan Anda?

 
Saya menggunakan Verilog HDL
Aku tidak tahu cara mengatur parameter waktu.seperti waktu refresh, refresh diri waktu, lenth dan seterusnya.

 
Biasanya, refresh dilakukan secara periodik oleh SDRAM controller.Saya telah merancang sebuah SDRAM controller di VHDL, tetapi saya tidak ingat detailnya.Saya puas selama ini beroperasi.

Saya menambahkan sebuah kontroler SDRAM Verilog dari papan Terasic De2 contoh.Ada juga hal-hal lain yang terkait SDRAM disertakan dengan De2, Anda dapat men-download Archiv dari Terasic.com.tw.Sayangnya, kode komentar sangat buruk (seperti semua perangkat lunak Terasic I've seen).
Maaf, tapi Anda harus login untuk melihat lampiran

 
Eiffel.Z
a1: 64ms refresh periode (4K siklus). berarti Anda perlu refresh 4k mengirim instruksi per 64 ms.tetapi ini tidak diperlukan jika anda r / w bank ini dengan frekuensi tinggi.
a2: Burst panjang berarti berapa banyak data yang anda akan menerima data bus berurutan ketika Anda mengirim ar / w device.full instruksi untuk halaman adalah 256 (= col addr)

harapan ini sangat membantu bagi Anda!

Eiffel.Z wrote:

Hi friends

I am a newbie dalam FPGA.
sekarang aku perlu merancang SDRAM controller untuk mengendalikan SDRAM w / r (Samsung K4S641632H) 64Mbit.
Aku punya masalah untuk meminta Anda membantu saya.

Aku mengacu pada datasheet, menggunakan CLK 50m

Q1: 64ms refresh periode (4K siklus).
Aku tidak tahu arti persis.
Bagaimana cara menetapkan waktu refresh ketika saya menggunakan jam kerja 50m?

Q2: Burst length (1, 2, 4, 8 & Kendali halaman).
Ketika saya menetapkan Burst length = 1, sekarang hanya w / r satu data pada satu alamat.
tapi jika aku menetapkan meledak panjang = 8 atau meledak panjang = page.How penuh mereka bekerja.Terima kasih

Eiffel
 
cooljack wrote:

Eiffel.Z

a1: 64ms refresh periode (4K siklus). berarti Anda perlu refresh 4k mengirim instruksi per 64 ms.
tetapi ini tidak diperlukan jika anda r / w bank ini dengan frekuensi tinggi.

a2: Burst panjang berarti berapa banyak data yang anda akan menerima data bus berurutan ketika Anda mengirim ar / w device.full instruksi untuk halaman adalah 256 (= col addr)harapan ini sangat membantu bagi Anda!Eiffel.Z wrote:

Hi friends

I am a newbie dalam FPGA.
sekarang aku perlu merancang SDRAM controller untuk mengendalikan SDRAM w / r (Samsung K4S641632H) 64Mbit.
Aku punya masalah untuk meminta Anda membantu saya.

Aku mengacu pada datasheet, menggunakan CLK 50m

Q1: 64ms refresh periode (4K siklus).
Aku tidak tahu arti persis.
Bagaimana cara menetapkan waktu refresh ketika saya menggunakan jam kerja 50m?

Q2: Burst length (1, 2, 4, 8 & Kendali halaman).
Ketika saya menetapkan Burst length = 1, sekarang hanya w / r satu data pada satu alamat.
tapi jika aku menetapkan meledak panjang = 8 atau meledak panjang = page.How penuh mereka bekerja.Terima kasih

Eiffel
 
Refresh Rate: sebenarnya SDRAM adalah Syncronous DRAM yang berarti menggunakan kapasitor untuk menyimpan data dan thats mengapa yang lebih cepat yang SRAM (static RAM).Jadi perlu kapasitor dibebankan oleh waktu untuk menghindari kehilangan data jadi kita perlu menerapkan pada DRAM refresh secara berkala.Sebagian besar Auto Refresh chip memiliki pilihan dan jika Anda menerapkan hal itu, maka secara otomatis akan refresh itu.64ms berarti bahwa jika Anda tidak segar RAM Anda dalam periode itu, data Anda akan hilang.
Burst: sebenarnya kita gunakan untuk meningkatkan meledak Baca / Tulis kecepatan dari RAM dan ketika kita menetapkan panjang pecah, itu berarti untuk Baca / Tulis bahwa jumlah bit anda hanya perlu mengirimkan alamat mulai pecah (Anda benar) sehingga pada saat itu untuk mengirim alamat untuk setiap bit mengurangi meledak waktu panjang.

 
Walaupun saya belum sepenuhnya memahami kebenaran dari SDRAM, tetapi dari jawaban Anda, saya telah belajar lebih banyak things.Thank baru Anda.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top