->. Sdc

[vreddy]

siapapun bisa menjelaskan saya info abt abt detail file sdc ......

wat i know /:---- sdc kendala telah,

Setup & terus informasi waktu, CLK untuk setiap bersih, timing info for std sel-sel, blok, bantalan .. io io keterlambatan & port pin ,............... selain lebih anythin ini? ?

wat abt jalan palsu, multi jalan CLK juga conatins atau tidak??

plz lakukan benar kalau aku salah

salam

 

[uday_das]

Ya, SDC File ini berisi path waktu pengecualian yaitu jalur palsu (set_false_path), jalur multicycle (set_multicycle_path) yang digunakan oleh hilir alat alat seperti STA dll

 

[rjainv]

dalam format yang disederhanakan untuk melewati waktu pengecualian dipahami oleh alat dari berbagai vendor ...
Ia hanya mempunyai kendala waktu dan pengecualian yaitu
1) Jam definisi, sumber latensi
2) IO penundaan
3) multicycle jalan
4) maks penundaan
5) false_paths
6) analisis kasus

 

[vreddy]

terima kasih jain,

tapi bisa u rumit masing-masing .....

thanks in advance

 

[rjainv]

1) Jam definisi, sumber latensi
semua create_clocks / create_generated_clocks untuk menentukan sumber jam
sumber latensi adalah jam kedatangan jam titik sumber
2) IO penundaan
Input penundaan atau keterlambatan sinyal keluaran di pelabuhan desain.
3) multicycle jalan
Jika ada multicycle jalan di desain Anda.Hal ini untuk bersantai setup, dan jika ada, santai terus persyaratan.

4) maks penundaan
Alih-alih menggunakan periode jam, memberikan penundaan maks kendala sebagai setara dari setup check.
juga ada kendala seperti penundaan menit setara dengan terus cek.
Ada bervariasi penggunaan ...
5) false_paths
Jalan yang dengan desain yang diketahui statis, atau untuk analisis saat ini tidak peduli ...seperti test mode / konfigurasi sinyal dll ..
6) analisis kasus
Untuk memecahkan busur waktu yang tidak ada dalam desain.Ini seperti menempatkan chip di salah satu kemungkinan modus operasional.Seperti test mode / mode mbist / JTAG mode atau modus fungsional dll ..