req ...

[stay_in_chaos]

hi friends!!!can anyone help me out dalam desain LANGSUNG DIGITAL
SINTESIS.

sini saya perlu untuk mengimplementasikan fase akumulator dan rom
dalam cpld.output dari cpld
diberikan kepada abcd.

input ke akumulator fasa
1.kata frekuensi

2.input frekuensi.

output dari fase akumulator digunakan untuk alamat
the rom.
output dari rom diberikan kepada abcd.
output yang DAC theoutput frekuensi.sebelum merancang blok ..i perlu
klarifikasi ..

1.how untuk detemine frekuensi output yang min?
2.wht harus menjadi ukuran yaitu memori lain,
kata-kata, berapa banyak tidak ada sampel itu harus mengakomodasi.
3.wht shold menjadi ukuran frekuensi mendaftar?

saya telah melihat beberapa lembar data yang menunjukkan bahwa
ukuran bit register frekuensi
lebih dari itu dari ukuran bit rom.mengapa begitu?
akhirnya saya perlu merancang rangkaian.(tidak ada
persyaratan).

can anyone help me out dalam mendapatkan terkait docs dan
bahkan kode Verilog, .. bagi yang sama

thankz in advance<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

 

[Renjith]

Hai,
Check out this link:
h ** p: / / www.xilinx.com / ipcenter / catalog / logicore / docs / dds.pdf

Catatan aplikasi ini menjelaskan DDS IP inti yang dikembangkan oleh Xilinx.

 

[Jools]

Periksalah ini.
Maaf, tapi Anda harus login untuk melihat lampiran

 

[raju_tawade]

ini dapat membantu sedikit:
Maaf, tapi Anda harus login untuk melihat lampiran