Regardin jam divider virtex 2 pro xcv30

[arunjatti]

Hi all,

Im menggunakan clock divider di virtex 2p, im dapat memeriksa jam ketika diimplementasikan dalam modul pembagi. Yaitu input output 100MHz jam 1HZ jam, tetapi jam 1HZ ini ketika im memberi kepada modul lainnya adalah menunjukkan beberapa prob dengan condong ettc peringatan dan output tidak terlihat ....

cara membagi jam di Virtex2P (100MHz) clock menjadi sekitar <1HZ a??
dan dapat saya berikan ini hz 1 jam untuk modul lainnya (seperti dalam kasus saya yang tidak bekerja)??

thanks in advance
Arun

 

[echo47]

Saya asumsikan anda menggunakan membagi-by-100-juta counter untuk menghasilkan sinyal 1 Hz.
Feed bahwa sinyal melalui penyangga jam global seperti BUFG.Yang harus menyediakan bagus jam condong rendah di seluruh FPGA.