reconfigurable kode

[Deepa]

ini adalah kode multiplexer sederhana a 8 * 1 mux, menggunakan 4 * 1 muxes.how saya dapat mengubah ini untuk mencapai reconfigurability dinamis .. please help me in this topicmodul mux8_to_1 (I0, i1, i2, I3, i4, I5, I6, i7, s0, s1, s2, o);
masukan I0, i1, i2, I3, i4, I5, I6, i7, s0, s1, s2;
output o;
reg o;
reg mux_out1, mux_out2;
MUX4_to_1 m1 (I0, i1, i2, I3, s0, s1, mux_out1);
MUX4_to_1 m2 (i4, I5, I6, i7, s0, s1, mux_out2);
mux2_to_1 m3 (mux_out1, mux_out2, s2, o);
/ / # # # Silakan memulai kode Verilog Anda di sini # # #
endmodule

modul MUX4_to_1 (I0, i1, i2, I3, s0, s1, o);/ / # # # Silakan memulai kode Verilog Anda di sini # # #
masukan I0, i1, i2, I3;
output o;
masukan s0, s1;
kawat d0, d1, d2, d3;
kawat o;

menetapkan d0 = ~ s0 & ~ s1 &i0;
menetapkan d1 = ~ s0 & s1 &i1;
menetapkan d2 = s0 & ~ s1 &i2;
menetapkan d3 = s0 & s1 &i3;
menetapkan o = d0 | d1 | d2 | d3;
endmodulemodul mux2_to_1 (I0, i1, s, o);
masukan I0, i1, s;
output o;
kawat o;
assign o = (I0 & ~ s) | (i1 & s);

/ / # # # Silakan memulai kode Verilog Anda di sini # # #
endmodule

 

[jarodz]

Untuk referensi Anda.

Kode:

modul mux

(

IN,

SEL,

OUT

)Parameter SEL_BITS = 4;input [(1 <<SEL_BITS) -1:0] IN;

input [SEL_BITS-1: 0] SEL;

output OUT;integer ii;reg OUT;

selalu @ (IN atau SEL)

mulai

for (ii = 0; ii <1 <<SEL_BITS; ii = ii 1)

mulai

if (ii == SEL)

OUT = DI [ii];

akhir

akhirendmodule