Pure jam stabil sumber - sumber jam mungkin tidak stabil

[nemolee]

Hi, saya mempunyai masalah di sistem saya.Sumber jam mungkin tidak stabil.Sumber jam yang tidak stabil ini menyebabkan sistem saya untuk output data sampah.Meskipun sistem desain saya dapat pemulihan setelah jam stabil.Tapi pelanggan saya berdebat masalah ini.Aku harus merancang sistem yang kuat untuk memenuhi reqiurement.

Saya ingin merancang jam detektor untuk menonton masukan jam di ujung depan sistem saya.
Jika input clock tidak stabil, rangkaian deteksi ini dapat memblokir jam dan tidak output setiap jam.Jika sumber clock stabil, rangkaian deteksi dapat mengetahui kondisi saat ini dan tidak memblokir masukan jam dan memotong jam.

Apakah ada yang bisa menceritakan bagaimana merancang rangkaian digital ini dengan kode Verilog?
PS: Ada satu osilator dalam sistem.
Terima kasih banyak.

 

[rberek]

Pertama-tama, define "tidak stabil".

Kedua, jika Anda hanya memiliki satu jam di sistem, sirkuit Anda merancang untuk mendeteksi jam yang tidak stabil itu sendiri clocked dengan jam yang tidak stabil.Saya tidak yakin bahwa ini adalah suatu situasi yang dapat dilaksanakan.Jika Anda benar-benar ingin untuk mendeteksi jam ketidakstabilan, Anda akan membutuhkan sirkuit clock deteksi dengan bersih, yang dikenal-baik jam referensi.

Saya pribadi tidak melihat sirkuit semacam ini digunakan.Sebaliknya, mengapa tidak membuat Anda bekerja pada jam Anda stabil?

rb
Last edited by rberek on 05 Dec 2008 4:37; edited 1 time in total

 

[FvM]

Saya juga berpikir, spesifikasi Anda terlalu samar, namun.Mungkin ada berbagai jenis jam ketidakstabilan, dengan dampak pada sistem yang berbeda perilaku.

Seperti kata, ada pilihan sangat terbatas untuk mendeteksi jam ketidakstabilan (namun Anda tentukan itu) tanpa referensi jam.Di sisi lain, beberapa jenis sumber jam, osilator kristal misalnya, dapat dianggap stabil secara inheren.

Dalam beberapa kasus, sebuah kunci PLL detektor mungkin merupakan indikator yang cukup untuk jam stabil.

 

[nemolee]

Stabil jam frquency berarti bahwa perubahan sangat kadang-kadang.
Dalam desain, ada satu jam stabil, osilasi jam.
Aku dapat menggunakannya untuk mendeteksi masukan jam.
Tapi aku tidak tahu apa desain yang baik atau bagaimana merancang rangkaian deteksi yang baik.Sirkuit deteksi ini tidak memiliki penilaian yang keliru.Jam stabil dianggap jam yang baik, tidak buruk jam.
Terima kasih.

 

[rberek]

OK, aku masih belum jelas di sini.Saya pikir Anda mempunyai satu jam, tapi sekarang tampaknya Anda memiliki dua.

Jadi, jika Anda memiliki jam stabil dalam sistem, mengapa kau menggunakan jam yang tidak stabil sebagai masukan jam?Mengapa Anda tidak menggunakan jam stabil sebagai sumber Anda?Anda dapat selalu menggunakan PLL untuk menghasilkan frekuensi yang berbeda atau fase dari seharusnya Anda perlu.

rb
Last edited by rberek on 05 Dec 2008 13:04; edited 1 time in total

 

[littlebu]

hi, nemolee
mungkin Anda dapat memberikan kita beberapa detail mengenai dua jam ini, seperti sumber dan hubungan satu sama lain.

mengapa Anda tidak bisa yakin masukan jam lebih stabil?

R & B
littlebu