Problem dengan Modelsim Simulasi

[cherukukeshav]

Hai

I used flipflop primitif dari bahasa template dari Xilinx ISE9.1i dalam desain.

Masalah -
Ketika mencoba untuk mensimulasikan desain menggunakan modelsim.iam mendapatkan kesalahan seperti ini ..

buka proyek (C: / Documents and Settings / keshago / Desktop / tetbench / menggeletak)
# Loading proyek menggeletak
# Menyusun tesflop.v yang berhasil.
vsim-L (C: / Documents and Settings / keshago / Desktop / sumber / parts_lib) work.tesflop_v
# Vsim-L (C: / Documents and Settings / keshago / Desktop / sumber / parts_lib) work.tesflop_v
# Loading work.tesflop_v
# Loading C: / Documents and Settings / keshago / Desktop / sumber / parts_lib.flop
# Loading C: / Documents dan Settings/keshago/Desktop/resource/parts_lib.FDCE_1
# ** Error: (vsim-3043) C: / Documents dan Settings/keshago/Desktop/resource/FDCE_1.v (39): belum merujuk kepada 'glbl'.
# Wilayah: / tesflop_v/uut/FDCE_1_inst
# Kesalahan memuat rancanganKesalahan rincian
verror 3043
#
Pesan vsim # # 3043:
# Yang ditentukan dalam nama yang sederhana atau hirarkis referensi tidak dapat ditemukan
# Sebagai contoh atau objek dalam desain.
#Tetapi Saat invoked yang modelsim dari ise saya dapat mensimulasikan desain.

Tubuh apapun dapat membantu saya dalam hal ini!

Thanks Dalam muka
Keshav

 

[KEANO]

Anda dapat berbagi file sumber?
Saya pikir saya dapat membantu Anda.

 

[echo47]

Belum merujuk kepada 'glbl'Daftar proyek ModelSim hdl file juga harus menyertakan $ XILINX / Verilog / src / glbl.v
is the environment variable pointing to your ISE installation

$ XILINX
adalah variabel lingkungan yang Anda ISE instalasiUntuk informasi lebih lanjut, Anda cari ISE "Sintesis dan Simulasi Desain Panduan" untuk kata glbl.vJuga mencoba mencari Xilinx website untuk kata modelsim dan glbl.v

 

[cherukukeshav]

thanks for ur respons ..Problem solved ..rincian

Model VLOG Sim (vsim-3043) belum merujuk kepada 'glbl'.JIKA kita menggunakan perangkat Verilog primitives dalam Xilinx ISE dan menggunakan modul yang berjalan Model Sim dengan menciptakan proyek terpisah.Kami menghadapi kesalahan belum merujuk kepada glbl.v

Global set / reset dan global tiga sinyal yang ditetapkan di $ XILINX / Verilog / src / glbl.v modul.

Ikuti langkah-langkah untuk mensimulasikan modul yang menggunakan Xilinx perangkat primitives
1.Contoh yang glbl modul tes bench.
2.Mengkompilasi semua perangkat primitives digunakan Xilinx termasuk glbl.v bekerja di perpustakaan.
3.Setelah kompilasi, pilih glbl dan ujian meja dan mensimulasikan file secara bersamaan.
4.Pilih yang diperlukan untuk melihat sinyal.
5.Kemudian menjalankan simulasi.Hal ini akan membantu orang-orang yang mendapat terjebak dengan masalah ini.
Mungkin ada beberapa cara lain untuk memberikan referensi dari glbl.v file.

- Keshav