primetime primer!

[Realtek]

I am a new guy digital circuit design
Sekarang saya harus menggunakan primetime (pt) untuk melakukan presimafter DC) dan postsim (dengan sdf)

Q1: Saya ada contoh lengkap (prosedur) untuk mempelajari bagaimana menulis naskah pt, saya membaca SOLD turtorial, tetapi menggunakan perintah seperti ini
compile_stamp-model_file Y.mod-data_file Y.data output-Y
dimana Y.mod Y.data (Y.db .......) masih merupakan blackbox bagi saya, setelah mengikuti turtorial, saya tetap tidak dapat memahami apa saja file yang harus saya lakukan saya presim (setelah dc) STA.

Q2: setelah membaca beberapa SOLD, saya menulis sederhana scrile
/**************************/
menetapkan search_path "."
menetapkan active_design MY_TOP
menetapkan currt_design ( "MY_TOP")
mengatur jam CLK
read_verilog $ active_design.v
read_db typical.db / / perpustakaan
read_db wireload.db / / wireload model
current_design $ active_design
create_clock masa-20-waveform (0) $ 10 jam
set_clock_latency 2,5 [get_clocks $ jam]
set_clock_transition 0,2 [get_clocks $ jam]
set_clock_uncertainty 1,5-setup [get_clocks $ jam]
check_timing
report_timing/******************************/
mengapa path item dalam report_timing adalah 0, apa yang salah dengan script ini?

Q3: Jika ada banyak peringatan "Menciptakan blackbox untuk ...."
Cara untuk menghilangkan peringatan ini, dapat menerima pt
/ / synopsys translate_off ......
/**************************************/
mengemis untuk membantu
Tks in advance!

 

[news]

Jak podaje The New York Times, władze Chin wprowadziły nowy przepis, który zmusza użytkowników komunikatorów internetowych do rejestracji pod prawdziwymi danymi. Dlaczego?

Read more...

 

[heartfree]

Apakah anda menetapkan link_path operasi dan kondisi?

 

[Realtek]

Kind kondisi operasi apa yang saya butuhkan?
Jika saya hanya set_clock, saya bisa menunda setiap jalur lapor?

apakah berarti link path?
my_design.v menggunakan typical.db
Read_db saya gunakan untuk membaca typical.db
It's not enough?
Link_path apa yang saya butuhkan?

 

[heartfree]

1.link_path menetapkan daftar pustaka, desain file, dan file library yang digunakan
saat menghubungkan.Link_design perintah yang terlihat pada file dan mencoba untuk
referensi tersebut di urutan file ditentukan.
2.operasi PT menganalisis kondisi spefifies jenis BC atau WC.
Terima kasih.

 

[visualart]

Ia adalah orang terbaik yang dapat memberikan script umum pada STA.Tia

 

[liu_uestc]

yes i agree

 

[rascal1125]

Realtek wrote:

I am a new guy digital circuit design

Sekarang saya harus menggunakan primetime (pt) untuk melakukan presimafter DC) dan postsim (dengan sdf)Q1: Saya ada contoh lengkap (prosedur) untuk mempelajari bagaimana menulis naskah pt, saya membaca SOLD turtorial, tetapi menggunakan perintah seperti ini

compile_stamp-model_file Y.mod-data_file Y.data output-Y

dimana Y.mod Y.data (Y.db .......) masih merupakan blackbox bagi saya, setelah mengikuti turtorial, saya tetap tidak dapat memahami apa saja file yang harus saya lakukan saya presim (setelah dc) STA.Q2: setelah membaca beberapa SOLD, saya menulis sederhana scrile

/**************************/

menetapkan search_path "."

menetapkan active_design MY_TOP

menetapkan currt_design ( "MY_TOP")

mengatur jam CLK

read_verilog $ active_design.v

read_db typical.db / / perpustakaan

read_db wireload.db / / wireload model

current_design $ active_design

create_clock masa-20-waveform (0) $ 10 jam

set_clock_latency 2,5 [get_clocks $ jam]

set_clock_transition 0,2 [get_clocks $ jam]

set_clock_uncertainty 1,5-setup [get_clocks $ jam]

check_timing

report_timing/******************************/

mengapa path item dalam report_timing adalah 0, apa yang salah dengan script ini?Q3: Jika ada banyak peringatan "Menciptakan blackbox untuk ...."

Cara untuk menghilangkan peringatan ini, dapat menerima pt

/ / synopsys translate_off ......

/**************************************/

mengemis untuk membantu

Tks in advance!