S
santuvlsi
Guest
Hai friends,
Apa yang dimaksud dengan
Post simulasi / presimulation
Post layout / pre layout.
Apa yang dimaksud dengan
Post simulasi / presimulation
Post layout / pre layout.
A
avimit
Guest
pra berarti sebelum memposting berarti setelah.
Aku belum mendengar pasca-simulasi dan pra-simulasi sebelumnya.It doesnt masuk akal bagi saya.
pra dan pasca tata letak tata letak ini disebut netlist yaitu netlist pra dan pasca tata letak tata letak netlist.
layout pra netlist adalah netlist sebelum tata letak
netlist layout posting adalah nelits setelah tata letak, yang berisi pohon jam buffer, tahan buffer, dan mungkin sangat berbeda untuk setiap tata letak netlist, tapi belum, secara fungsional sama dengan per layout netlist
Kr,
Avi
http://www.vlsiip.com
Aku belum mendengar pasca-simulasi dan pra-simulasi sebelumnya.It doesnt masuk akal bagi saya.
pra dan pasca tata letak tata letak ini disebut netlist yaitu netlist pra dan pasca tata letak tata letak netlist.
layout pra netlist adalah netlist sebelum tata letak
netlist layout posting adalah nelits setelah tata letak, yang berisi pohon jam buffer, tahan buffer, dan mungkin sangat berbeda untuk setiap tata letak netlist, tapi belum, secara fungsional sama dengan per layout netlist
Kr,
Avi
http://www.vlsiip.com
M
megastar007
Guest
i didnt mendengar abt pra dan pasca simulasi tetapi saya kira itu bisa fungsional Gatelevel simulasi dan simulasi
S
santuvlsi
Guest
Dear avmit,
Nice penjelasan, Alih-hal kecil harus dibersihkan
pra tata letak adalah tata letak netlist sebelum Anda katakan ok
Apa yang u maksud sebelum Layout berarti Anda tnetlist
diperoleh setelah floorplanning, parastic ekstraksi,
mengapa kita becos netlist tata letak diperoleh begitu kita tata letak dan kemudian jalankan.
Pls jelasDitambahkan setelah 1 menit
ear avmit,
Nice penjelasan, Alih-hal kecil harus dibersihkan
pra tata letak adalah tata letak netlist sebelum Anda katakan ok
Apa yang u maksud sebelum Layout berarti Anda tnetlist
diperoleh setelah floorplanning, parastic ekstraksi,
mengapa kita becos netlist tata letak diperoleh begitu kita tata letak dan kemudian jalankan.
Pls jelas
Nice penjelasan, Alih-hal kecil harus dibersihkan
pra tata letak adalah tata letak netlist sebelum Anda katakan ok
Apa yang u maksud sebelum Layout berarti Anda tnetlist
diperoleh setelah floorplanning, parastic ekstraksi,
mengapa kita becos netlist tata letak diperoleh begitu kita tata letak dan kemudian jalankan.
Pls jelasDitambahkan setelah 1 menit
ear avmit,Nice penjelasan, Alih-hal kecil harus dibersihkan
pra tata letak adalah tata letak netlist sebelum Anda katakan ok
Apa yang u maksud sebelum Layout berarti Anda tnetlist
diperoleh setelah floorplanning, parastic ekstraksi,
mengapa kita becos netlist tata letak diperoleh begitu kita tata letak dan kemudian jalankan.
Pls jelas
A
anantha_09
Guest
hai
biasanya kita hav
1.simulasi: dari unmapped (pra sintesis) logika.sini desain adalah interms of RTL.
2.post sintesis simulasi: simulasi desain dipetakan.yaitu tingkat gerbang daftar bersih simulasi.ini juga disebut tata letak pra simulasi.
3.layout posting simulasi: simulasi setelah langkah-langkah backend (lantai rencana, p & r, tata letak, jam, dll pohon dll) sebagaimana dinyatakan dengan jelas oleh avimit.
gud luck
Anantha
biasanya kita hav
1.simulasi: dari unmapped (pra sintesis) logika.sini desain adalah interms of RTL.
2.post sintesis simulasi: simulasi desain dipetakan.yaitu tingkat gerbang daftar bersih simulasi.ini juga disebut tata letak pra simulasi.
3.layout posting simulasi: simulasi setelah langkah-langkah backend (lantai rencana, p & r, tata letak, jam, dll pohon dll) sebagaimana dinyatakan dengan jelas oleh avimit.
gud luck
Anantha
A
avimit
Guest
Hai,
Aku belum cukup mengerti apa yang sebenarnya Anda setelah?
Tapi ya saya akan menjelaskan apa yang saya maksud dengan pra-layout.
Pra-layout netlist adalah netlist yang keluar dari alat sintesis, dan adalah sebelum floorplaning ekstraksi atau parasit.Datang langsung dari desain mengatakan kompilator.Its floorplanning sebuah input ke alat.atau dalam istilah umum sebuah input untuk tampilan atau back-end mengalir.
Hope it helps,
Kr,
Avi
http://www.vlsiip.com
Aku belum cukup mengerti apa yang sebenarnya Anda setelah?
Tapi ya saya akan menjelaskan apa yang saya maksud dengan pra-layout.
Pra-layout netlist adalah netlist yang keluar dari alat sintesis, dan adalah sebelum floorplaning ekstraksi atau parasit.Datang langsung dari desain mengatakan kompilator.Its floorplanning sebuah input ke alat.atau dalam istilah umum sebuah input untuk tampilan atau back-end mengalir.
Hope it helps,
Kr,
Avi
http://www.vlsiip.com
A
anantha_09
Guest
hai
Saya pikir u harus melalui beberapa situs-situs berikut mereka benar-benar bermanfaat:
www.asic.co.in
www.asic-world.com
www.vlsiip.com
dan lakukan merujuk asic chip sintesis oleh Himanshu Bhatnagar (tersedia dalam edaboard)
u mendapatkan pengetahuan yang baik
ceria
Anantha
Saya pikir u harus melalui beberapa situs-situs berikut mereka benar-benar bermanfaat:
www.asic.co.in
www.asic-world.com
www.vlsiip.com
dan lakukan merujuk asic chip sintesis oleh Himanshu Bhatnagar (tersedia dalam edaboard)
u mendapatkan pengetahuan yang baik
ceria
Anantha
S
sarath51
Guest
post lay out simulasi setelah penempatan dan rute SPEF diekstrak untuk waktu dan ini digunakan dengan alat simulasi untuk melakukan simulasi tingkat gerbang
V
vlsichipdesigner
Guest
Dear Santu,
my 2 cents di Topik Diskusi ini,
Menghargai kontribusi oleh avimit.Pra-layout Simulasi:1.RTL Simulasi: Untuk Pastikan bahwa desain bekerja untuk fungsi.
2.Gatelevel Simulasi: Sekarang RTL disintesis dan kami telah gatelevel netlist.
Kami menggunakan netlist gatelevel ini dan melakukan simulasi.
Untuk Pastikan Fungsi dan Untuk memastikan memenuhi Persyaratan Timing spesifik, kita melakukan Timing Analisis statis dengan gatelevel netlist.
3.ATPG Simulasi: Kami juga mengambil Gatelevel netlist dan melakukan penundaan nol ATPG simulasi dan melakukan simulasi.
.
Post-layout Simulasi:.
Sekarang kita telah melakukan tata letak (tempat dan route), Sekarang kita memiliki semacam nyata Desain fisik barang untuk desain kami.
Kami melakukan Ekstraksi (Untuk mengekstrak Resistance / Kapasitansi) nilai-nilai dari Desain dalam format yang disebut sebagai SPEF (Ekstraksi parasitics Standar Format).
Kami menggunakan Place & Route Verilog netlist dan SPEF Extracted file dalam Timing Analisis Statis dan menghasilkan SDF (Delay Standar Format) file.
1.Dynamic Gatelevel Simulasi: Gunakan Place and Route (Verilog netlist) dan file SDF dan vektor uji Desain testbench kami dan memastikan bahwa desain bekerja setelah tata letak.
2.Timing statis Analisis: Tempat dan route (Verilog netlist) dan file dan SPEF SDC (kendala desain file) digunakan dan melakukan analisis waktu.
3.Analisis Power: Lakukan simulasi kekuatan dan memastikan desain kekuatan memenuhi persyaratan.
4.Analisis Kebisingan: crosstalk Lakukan Kebisingan simultions dan memastikan desain yang kebal terhadap Noise.
...
Untuk memahami tentang konsep Desain ASIC (STA / SDC / SPEF / Place dan Route ....)
http://www.vlsichipdesign.com/knowledgehome.html
Untuk memahami semua Metodologi Verifikasi.
http://www.vlsichipdesign.com/asic_verification.html
Pujilah Tuhan
salam,
vlsichipdesigner
http://www.vlsichipdesign.com
[belajar mendesain ASIC chip untuk Bebas]
my 2 cents di Topik Diskusi ini,
Menghargai kontribusi oleh avimit.Pra-layout Simulasi:1.RTL Simulasi: Untuk Pastikan bahwa desain bekerja untuk fungsi.
2.Gatelevel Simulasi: Sekarang RTL disintesis dan kami telah gatelevel netlist.
Kami menggunakan netlist gatelevel ini dan melakukan simulasi.
Untuk Pastikan Fungsi dan Untuk memastikan memenuhi Persyaratan Timing spesifik, kita melakukan Timing Analisis statis dengan gatelevel netlist.
3.ATPG Simulasi: Kami juga mengambil Gatelevel netlist dan melakukan penundaan nol ATPG simulasi dan melakukan simulasi.
.
Post-layout Simulasi:.
Sekarang kita telah melakukan tata letak (tempat dan route), Sekarang kita memiliki semacam nyata Desain fisik barang untuk desain kami.
Kami melakukan Ekstraksi (Untuk mengekstrak Resistance / Kapasitansi) nilai-nilai dari Desain dalam format yang disebut sebagai SPEF (Ekstraksi parasitics Standar Format).
Kami menggunakan Place & Route Verilog netlist dan SPEF Extracted file dalam Timing Analisis Statis dan menghasilkan SDF (Delay Standar Format) file.
1.Dynamic Gatelevel Simulasi: Gunakan Place and Route (Verilog netlist) dan file SDF dan vektor uji Desain testbench kami dan memastikan bahwa desain bekerja setelah tata letak.
2.Timing statis Analisis: Tempat dan route (Verilog netlist) dan file dan SPEF SDC (kendala desain file) digunakan dan melakukan analisis waktu.
3.Analisis Power: Lakukan simulasi kekuatan dan memastikan desain kekuatan memenuhi persyaratan.
4.Analisis Kebisingan: crosstalk Lakukan Kebisingan simultions dan memastikan desain yang kebal terhadap Noise.
...
Untuk memahami tentang konsep Desain ASIC (STA / SDC / SPEF / Place dan Route ....)
http://www.vlsichipdesign.com/knowledgehome.html
Untuk memahami semua Metodologi Verifikasi.
http://www.vlsichipdesign.com/asic_verification.html
Pujilah Tuhan
salam,
vlsichipdesigner
http://www.vlsichipdesign.com
[belajar mendesain ASIC chip untuk Bebas]