PLL masalah?

[fnx7]

Tes kondisi
PLL chip: adf4106
VCO: 950MHz ~ 2150MHz
biaya pompa saat ini: 2.5mA
loop bandwidth: 800Hz
PHD frekuensi (referensi frekuensi): 3MHz
loop jenis tipe A
hasil tes

Saya ingin tahu mungkin penyebabnya.

Terima kasih
Maaf, tapi Anda harus login untuk melihat lampiran

 

[FvM]

Kemungkinan besar tidak pantas mendapatkan loop filter .VccPLL stabil dan peraturan decoupling harus diperiksa juga.

 

[fnx7]

Bagaimana untuk memahami tidak pantas mendapatkan loop ?Anda bisa menjelaskan lebih detail
Terima kasih

 

[FvM]

It's a umpan balik yang dapat menjadi tidak stabil.Saya rasa, Analog memiliki alat untuk menyaring perhitungan loop, dasar sastra membahas topik juga.Anda juga dapat Anda kirim loop penyaring VCO dimensioning dan spesifikasi, jadi anggota forum lainnya dapat memeriksa stabilitas.

 

[LvW]

Hi fnx7,

kepentingan sendiri, saya mengusulkan untuk belajar beberapa dasar-dasar PLL pertama daripada meminta orang lain untuk rincian stabilitas.
Saya rasa jika seseorang akan merancang PLL dia setidaknya harus tahu arti dan fungsi lingkaran penyaring dan peran lingkaran sepanjang mendapatkan fungsi lingkaran serta stabilitas khawatir.Jika Anda bisa meminta orang lain untuk melakukan pekerjaan.

 

[fnx7]

Aku lingkaran dihitung menggunakan penyaring nilai Analog Device PLLsim3.0 loop bandwidth 800Hz, tahap margin adalah 43 derajat.Mungkin tahap simulasi margin tidak sama dengan pengukuran.

 

[RFDave]

Anda benar-benar
telah zoomed pada sinyal, dengan bandwidth 10 kHz.Ini terlihat seperti PLL Anda sedang modulated, seperti yang simetris sidebands.I'd take a look at the DC bypassing pada VCO.Jika Anda tuning selama 1 GHz dengan rentang VCO, it's got to be sangat peka terhadap kebisingan di tuning kontrol baris.

Dave
www.keystoneradio.com

 

[fnx7]

Ketika kunci di 1150 ~ 1650MHz it is ok.Dari 1750 ~ 2050MHz sepertinya tidak stabil.

 

[VSWR]

Pada frekuensi VCO yang anda dapatkan 43 ° tahap margin?Margin tahap yang mungkin akan berbeda dengan frekuensi VCO sebagai Kvco dapat beragam.

fnx7 wrote:

Aku lingkaran dihitung menggunakan penyaring nilai Analog Device PLLsim3.0 loop bandwidth 800Hz, tahap margin adalah 43 derajat.
Mungkin tahap simulasi margin tidak sama dengan pengukuran.

 

[fnx7]

Terima kasih
Saya mengubah pengaturan frekuensi dalam simulasi, dan baru loop filter nilai.
Ketika lingkaran bandwidth sedikit meningkat, lingkaran stabil.

 

[bengilbert]

Ada banyak alasan mengapa anda mendapatkan masalah ini dan sampai anda memecahkan masalah anda akan benar-benar tidak tahu apa yang menjadi sumber masalah ini.Anda mungkin menemukan solusi untuk masalah di sini.