PLL kunci masalah - apa yang menyebabkan ini memacu atau riak?

[mengcy]

Hi, saya bertemu masalah ketika mensimulasikan loop seluruh PLL. Mengunci menghabiskan sekitar 30us, tapi setelah sekitar 80us, Vcrl (input dari VCO) menunjukkan riak tentang 40mV.and tampaknya seperti itu akan muncul lagi setelah jumlah waktu. pertanyaan saya adalah: apa yang menyebabkan ini memacu atau riak? Apakah mungkin bahwa hal itu disebabkan oleh alat simulasi (Hsim)? Koefisien tercantum di bawah ini: Kvco = 50M Hz / V, Insane Clown Posse = 20U, rasio = 90, Vref = 4M, loop filter ini ditandai dengan Rp = 90kHz, Cp = 57.26p, C1 = 9.7p saya menghitung bandwidth loop tentang 200kHz, dan saya menguji phase margin 45deg.

 

[LvW]

Hal ini sangat normal untuk mengamati riak di atas tegangan kontrol. Alasan utama, biasanya, adalah filter lowpass yang belum redaman yang cukup untuk komponen frekuensi yang tidak diinginkan. Oleh karena itu, beberapa penyaringan tambahan yang akan disediakan dengan tiang luar loop bandwidth (karena stabilitas loop). Rekomendasi: Mengukur frekuensi riak dan periksa apakah salah satu componenets frekuensi yang tidak diinginkan yang dibuat oleh PD. BTW: yang jenis PD yang Anda gunakan?

 

[mengcy]

Terima kasih! Riak terjadi pada frekuensi yang sangat rendah, lebih kecil dari Vref, saya mengembara bagaimana filter tambahan di luar loop bandwidth dapat menekan semacam ini riak. PD adalah sirkuit yang paling populer, mengacu pada CMOS analog ditulis oleh Razavi.

 

[LvW]

[Quote = mengcy] Thanks! Riak terjadi pada frekuensi yang sangat rendah, lebih kecil dari Vref, saya mengembara bagaimana filter tambahan di luar loop bandwidth dapat menekan semacam ini riak. [/Quote] Ya, tiang tambahan dapat resp. akan mengurangi komponen-komponen frekuensi di atas hanya resp yang masuk. frekuensi referensi. Jika frekuensi riak "sangat rendah" ini bisa menjadi indikasi bahwa loop tidak terkunci dan tidak bisa mengatur, karena itu adalah tujuan utama dari PLL untuk mengurangi variasi seperti frekuensi rendah.