M
mjelahi
Guest
Saya sudah mendapat kode Verilog untuk desain yang telah diterapkan di
Virtex-4.Target saya adalah mengambil desain ini ke implementasi ASIC.Itu
isu-isu bahwa saya mempunyai sekarang terkait dengan port yang berbasis FPGA
desain untuk sebuah ASIC.Ketika saya membaca desain ini ke dalam irama sintesis
alat, beberapa yang belum terselesaikan saya mendapatkan referensi untuk IDELAYCTRL, ODDR, BUFG,
BUFR, BUFIO, BUFGMUX_VIRTEX4.Modul-modul ini ditempatkan dalam desain
sebagai berikut:IDELAYCTRL - terhubung ke DCM
ODDR - terhubung ke DCM
BUFG - terhubung ke DCM
BUFR - terhubung ke SERDES
BUFIO - terhubung ke SERDES
BUFGMUX_VIRTEX4 - terhubung ke DCMTampaknya modul-modul ini sebagai Xilinx spesifik dan secara otomatis
instantiated dalam kode Verilog ketika DCM dan komponen SERDES
dikonfigurasi menggunakan alat Xilinx.Dapatkah Anda mohon petunjuk pada apa
yang harus saya lakukan componets ini karena tidak ada kode untuk ini
modul di direktori kode saya?Apakah ada orang lain mengalami semacam ini
masalah sebelumnya ketika memindahkan sebuah implementasi berbasis FPGA untuk sebuah ASIC?Ditambahkan setelah 1 menit:Saya telah meluangkan waktu melihat-lihat ke dalam kode Verilog dan Xilinx virtex 4
dokumentasi.Berikut ini adalah temuan saya dan beberapa pertanyaan terkait:
1) - BUFG
Sederhana jam masuk, jam keluar buffer.Sepertinya aku bisa menghapusnya untuk
pelaksanaan sebagai yang ASIC CTS dapat melaksanakan sendiri ini.
2) - BUFIO
Sederhana jam masuk, jam keluar buffer.Tampaknya dapat menghapus
satu juga untuk pelaksanaan ASIC tanpa mengubah fungsional
perilaku dan membiarkan CTS mengurusnya.
3) - ODDR
Double data rate mendaftar.Tetapi dalam kode Verilog yang saya miliki, itu adalah
hanya digunakan untuk mem-forward salinan jam untuk output (ini
Informasi dapat diverifikasi dalam ug070.pdf - halaman 324).Perhatikan bahwa ODDR
telah dikonfigurasi secara khusus sehingga D1 input adalah tetap untuk 1'b1
dan D2 input adalah tetap untuk 1'b0.Menurut dokumentasi, Xilinx
merekomendasikan menggunakan skema ini untuk maju jam dari kain FPGA
output pin.
Sekarang, ada dua pertanyaan yang mengganggu saya sekarang di
salam untuk ODDR.Pertama, apa alasan bahwa Xilinx merekomendasikan
menggunakan skema ini dan apa keuntungan pendekatan ini?
Kedua, seseorang dapat memberitahu saya kalau saya butuh ini untuk ODDR ASIC
pelaksanaan (untuk meneruskan jam untuk output)?
4) - BUFR
Clock-in/clock-out buffer dengan kemampuan untuk membagi input
clock frekuensi.Dalam kasus saya, ini hanya buffer membagi jam
frekuensi oleh dua.CE masukan pin adalah tetap untuk 1'b1 dan CLR masukan pin
terbuka.
Sekarang, pertanyaan saya adalah bahwa apa yang termudah dan paling efisien untuk
menggantikan ASIC ini untuk pelaksanaan?Bisakah saya menggunakan berbasis counter
pendekatan untuk membagi frekuensi oleh dua atau harus saya menyisipkan DCM lain
untuk yang satu ini atau adakah cara yang lebih baik untuk menyelesaikan masalah ini?
5) - BUFMUX_VIRTEX4
Sebuah jam buffer input dengan dua jam, satu jam output, dan pilih
baris, yang berarti bahwa itu pada dasarnya adalah sebuah jam multiplekser.Catatan
yang kedua adalah faktor jam satu sama lain dalam hal ini (yaitu
clk1 adalah 200 MHz dan clk2 adalah 400 MHz).
Untuk yang satu ini, saya dapat menggunakan mux sederhana tetapi akan menyebabkan gangguan pada
output pada saat ketika "pilih baris 'perubahan.Saya menemukan baik
sumber daya di web
(http://www.design-reuse.com/articles/5827/techniques-to-make-clock-
switching-glitch-free.html),
yang menunjukkan teknik untuk menerapkan jam bebas glitch mux tapi saya
tidak yakin apakah ini
Cara yang disarankan untuk memecahkan masalah ini.Jadi, setiap panduan yang satu ini
sangat dihargai.
6) - IDELAYCTRL
Sayangnya, saya tidak sepenuhnya memahami tujuan ini
modul.Dalam dokumentasi (ug070.pdf - Anda dapat dengan mudah menemukan doc
dengan hanya mencari di google), dinyatakan sebagai berikut:
IDELAYCTRL modul yang memberikan tegangan bias, independen proses,
tegangan, dan variasi suhu keran-delay line menggunakan
fixed-referensi frekuensi clock, REFCLK.Hal ini memungkinkan sangat acccurate
penundaan tuning.
Tapi bagaimana sebenarnya?Ini hanya terus mengganggu saya sebagai deskripsi adalah
sangat terbatas dalam dokumentasi.Perhatikan bahwa output pin (RDY) adalah
dibiarkan terbuka dalam kasus saya.Dokumentasi juga mengatakan bahwa
alat pelaksanaan memungkinkan RDY menjadi tidak tersambung / diabaikan.
RDY - Ready
Siap (RDY) menunjukkan sinyal ketika modul di IDELAY
wilayah tertentu yang dikalibrasi.RDY adalah sinyal yang deasserted jika REFCLK
diadakan Tinggi atau Rendah untuk jangka waktu satu jam atau lebih.Jika RDY adalah deasserted
Rendah, modul IDELAYCTRL harus diatur ulang.Alat pelaksanaan
memungkinkan RDY menjadi tidak tersambung / diabaikan.
Tapi ini hanya tidak masuk akal bagi saya.Apa penggunaan modul
yang
output tunggal hanya dibiarkan terbuka?Atau bagaimana modul ini dapat melakukan
kalibrasi dengan port RDY tidak berhubungan?Terakhir, apakah Anda berpikir kalau aku
membutuhkan modul ini untuk implementasi ASIC saya?
Setiap umpan balik sangat dihargai.
Virtex-4.Target saya adalah mengambil desain ini ke implementasi ASIC.Itu
isu-isu bahwa saya mempunyai sekarang terkait dengan port yang berbasis FPGA
desain untuk sebuah ASIC.Ketika saya membaca desain ini ke dalam irama sintesis
alat, beberapa yang belum terselesaikan saya mendapatkan referensi untuk IDELAYCTRL, ODDR, BUFG,
BUFR, BUFIO, BUFGMUX_VIRTEX4.Modul-modul ini ditempatkan dalam desain
sebagai berikut:IDELAYCTRL - terhubung ke DCM
ODDR - terhubung ke DCM
BUFG - terhubung ke DCM
BUFR - terhubung ke SERDES
BUFIO - terhubung ke SERDES
BUFGMUX_VIRTEX4 - terhubung ke DCMTampaknya modul-modul ini sebagai Xilinx spesifik dan secara otomatis
instantiated dalam kode Verilog ketika DCM dan komponen SERDES
dikonfigurasi menggunakan alat Xilinx.Dapatkah Anda mohon petunjuk pada apa
yang harus saya lakukan componets ini karena tidak ada kode untuk ini
modul di direktori kode saya?Apakah ada orang lain mengalami semacam ini
masalah sebelumnya ketika memindahkan sebuah implementasi berbasis FPGA untuk sebuah ASIC?Ditambahkan setelah 1 menit:Saya telah meluangkan waktu melihat-lihat ke dalam kode Verilog dan Xilinx virtex 4
dokumentasi.Berikut ini adalah temuan saya dan beberapa pertanyaan terkait:
1) - BUFG
Sederhana jam masuk, jam keluar buffer.Sepertinya aku bisa menghapusnya untuk
pelaksanaan sebagai yang ASIC CTS dapat melaksanakan sendiri ini.
2) - BUFIO
Sederhana jam masuk, jam keluar buffer.Tampaknya dapat menghapus
satu juga untuk pelaksanaan ASIC tanpa mengubah fungsional
perilaku dan membiarkan CTS mengurusnya.
3) - ODDR
Double data rate mendaftar.Tetapi dalam kode Verilog yang saya miliki, itu adalah
hanya digunakan untuk mem-forward salinan jam untuk output (ini
Informasi dapat diverifikasi dalam ug070.pdf - halaman 324).Perhatikan bahwa ODDR
telah dikonfigurasi secara khusus sehingga D1 input adalah tetap untuk 1'b1
dan D2 input adalah tetap untuk 1'b0.Menurut dokumentasi, Xilinx
merekomendasikan menggunakan skema ini untuk maju jam dari kain FPGA
output pin.
Sekarang, ada dua pertanyaan yang mengganggu saya sekarang di
salam untuk ODDR.Pertama, apa alasan bahwa Xilinx merekomendasikan
menggunakan skema ini dan apa keuntungan pendekatan ini?
Kedua, seseorang dapat memberitahu saya kalau saya butuh ini untuk ODDR ASIC
pelaksanaan (untuk meneruskan jam untuk output)?
4) - BUFR
Clock-in/clock-out buffer dengan kemampuan untuk membagi input
clock frekuensi.Dalam kasus saya, ini hanya buffer membagi jam
frekuensi oleh dua.CE masukan pin adalah tetap untuk 1'b1 dan CLR masukan pin
terbuka.
Sekarang, pertanyaan saya adalah bahwa apa yang termudah dan paling efisien untuk
menggantikan ASIC ini untuk pelaksanaan?Bisakah saya menggunakan berbasis counter
pendekatan untuk membagi frekuensi oleh dua atau harus saya menyisipkan DCM lain
untuk yang satu ini atau adakah cara yang lebih baik untuk menyelesaikan masalah ini?
5) - BUFMUX_VIRTEX4
Sebuah jam buffer input dengan dua jam, satu jam output, dan pilih
baris, yang berarti bahwa itu pada dasarnya adalah sebuah jam multiplekser.Catatan
yang kedua adalah faktor jam satu sama lain dalam hal ini (yaitu
clk1 adalah 200 MHz dan clk2 adalah 400 MHz).
Untuk yang satu ini, saya dapat menggunakan mux sederhana tetapi akan menyebabkan gangguan pada
output pada saat ketika "pilih baris 'perubahan.Saya menemukan baik
sumber daya di web
(http://www.design-reuse.com/articles/5827/techniques-to-make-clock-
switching-glitch-free.html),
yang menunjukkan teknik untuk menerapkan jam bebas glitch mux tapi saya
tidak yakin apakah ini
Cara yang disarankan untuk memecahkan masalah ini.Jadi, setiap panduan yang satu ini
sangat dihargai.
6) - IDELAYCTRL
Sayangnya, saya tidak sepenuhnya memahami tujuan ini
modul.Dalam dokumentasi (ug070.pdf - Anda dapat dengan mudah menemukan doc
dengan hanya mencari di google), dinyatakan sebagai berikut:
IDELAYCTRL modul yang memberikan tegangan bias, independen proses,
tegangan, dan variasi suhu keran-delay line menggunakan
fixed-referensi frekuensi clock, REFCLK.Hal ini memungkinkan sangat acccurate
penundaan tuning.
Tapi bagaimana sebenarnya?Ini hanya terus mengganggu saya sebagai deskripsi adalah
sangat terbatas dalam dokumentasi.Perhatikan bahwa output pin (RDY) adalah
dibiarkan terbuka dalam kasus saya.Dokumentasi juga mengatakan bahwa
alat pelaksanaan memungkinkan RDY menjadi tidak tersambung / diabaikan.
RDY - Ready
Siap (RDY) menunjukkan sinyal ketika modul di IDELAY
wilayah tertentu yang dikalibrasi.RDY adalah sinyal yang deasserted jika REFCLK
diadakan Tinggi atau Rendah untuk jangka waktu satu jam atau lebih.Jika RDY adalah deasserted
Rendah, modul IDELAYCTRL harus diatur ulang.Alat pelaksanaan
memungkinkan RDY menjadi tidak tersambung / diabaikan.
Tapi ini hanya tidak masuk akal bagi saya.Apa penggunaan modul
yang
output tunggal hanya dibiarkan terbuka?Atau bagaimana modul ini dapat melakukan
kalibrasi dengan port RDY tidak berhubungan?Terakhir, apakah Anda berpikir kalau aku
membutuhkan modul ini untuk implementasi ASIC saya?
Setiap umpan balik sangat dihargai.