R
RS6688
Guest
Hai,
Siapa yang dapat membantu saya menjawab pertanyaan ini? You.Thank saya akan menghargai Anda.
-------------------------------------------------- ------------------------------------------
Untuk keterangan memori VHDL, input berikut terjadi:
Untuk clk1 siklus, N, N 1, N 2, N 3, N 4:
WE1 adalah 1 di N, N 1
ADD1 adalah A0 di N, A1 pada N 1, A1 pada N 2, A0 di N 3
DI1 adalah D0 di N, D1 pada N 1
WE2 adalah 1 di N 1, N 2
ADD1 adalah A0 di N 1, A1 pada N 2, A1 pada N 3, A0 di N 4
DI2 adalah D2 di N 1, D3 di N 2
a.Apa yang DO1 untuk N melalui N 4?
b.Apa yang DO2 untuk N melalui N 5?
raminfr entitas adalah
port (clk1: di std_ logika;
we1, we2: di std_logic;
add1, add2: di std_logic;
di1, di2: di std_logic_vector (3 downto 0);
do1, do2: keluar std_logic_vector (3 downto 0)
akhir entitas;
arsitektur syn dari raminfr adalah
Jenis ram_type adalah array (31 downto 0) dari std_ logic_ vektor (3 downto 0);
sinyal RAM: ram_type;
sinyal read_add1: std_ logic_ vektor (4 downto 0);
sinyal read_add2: std_ logic_ vektor (4 downto 0);
mulai
proses (clk1)
mulai
if (clk1 acara dan clk1 = 1) maka
jika (kita = 1) maka
RAM (conv_ integer (add1)) <= di1;
end if;
read_add1 <= add1;
end if;
proses akhir;
do1 <= RAM (conv_ integer (read_ add1));
proses (clk1)
mulai
if (clk1 acara dan clk1 = 1) maka
if (we2 = 1) maka
RAM (conv_ integer (add2)) <= di2;
end if;
read_ add2 <= add2;
end if;
proses akhir;
do2 <= RAM (conv_ integer (read_ add2));
syn akhir;
Siapa yang dapat membantu saya menjawab pertanyaan ini? You.Thank saya akan menghargai Anda.
-------------------------------------------------- ------------------------------------------
Untuk keterangan memori VHDL, input berikut terjadi:
Untuk clk1 siklus, N, N 1, N 2, N 3, N 4:
WE1 adalah 1 di N, N 1
ADD1 adalah A0 di N, A1 pada N 1, A1 pada N 2, A0 di N 3
DI1 adalah D0 di N, D1 pada N 1
WE2 adalah 1 di N 1, N 2
ADD1 adalah A0 di N 1, A1 pada N 2, A1 pada N 3, A0 di N 4
DI2 adalah D2 di N 1, D3 di N 2
a.Apa yang DO1 untuk N melalui N 4?
b.Apa yang DO2 untuk N melalui N 5?
raminfr entitas adalah
port (clk1: di std_ logika;
we1, we2: di std_logic;
add1, add2: di std_logic;
di1, di2: di std_logic_vector (3 downto 0);
do1, do2: keluar std_logic_vector (3 downto 0)
akhir entitas;
arsitektur syn dari raminfr adalah
Jenis ram_type adalah array (31 downto 0) dari std_ logic_ vektor (3 downto 0);
sinyal RAM: ram_type;
sinyal read_add1: std_ logic_ vektor (4 downto 0);
sinyal read_add2: std_ logic_ vektor (4 downto 0);
mulai
proses (clk1)
mulai
if (clk1 acara dan clk1 = 1) maka
jika (kita = 1) maka
RAM (conv_ integer (add1)) <= di1;
end if;
read_add1 <= add1;
end if;
proses akhir;
do1 <= RAM (conv_ integer (read_ add1));
proses (clk1)
mulai
if (clk1 acara dan clk1 = 1) maka
if (we2 = 1) maka
RAM (conv_ integer (add2)) <= di2;
end if;
read_ add2 <= add2;
end if;
proses akhir;
do2 <= RAM (conv_ integer (read_ add2));
syn akhir;