pertanyaan Timing

[cmos babe]

Bagaimana cara menghitung delay propagasi antara dua titik di design.And bagaimana saya dapat membuat kendala untuk itu?

 

[echo47]

Apakah Anda berbicara tentang FPGAs dan ISE Xilinx?

Jangan mencoba untuk menghitung penundaan sendiri.It's semi-mustahil.Biarkan waktu ISE analyzer "trce" melakukannya untuk Anda.

Panduan yang Kendala menjelaskan banyak berbeda (dan membingungkan) kendala jenis, tergantung jenis sinyal Anda ingin membatasi.Sebagai contoh, jika Anda memiliki masukan pad "foo", beberapa logika kombinatorial, dan output pad "bar", Anda bisa menempatkan DARI-UNTUK ini kendala ke UCF file:
TIMESPEC "TS_FOOBAR" = DARI "bantalan (foo)" TO "bantalan (bar)" 5,0 ns;

Jika Anda memiliki sebuah jam bersih bernama "CLK" yang berjalan pada 100 MHz squarewave, maka Anda menginginkan PERIODE kendala:
NET "CLK" TNM_NET = "klok";
TIMESPEC "TS_klok" = MASA "klok" 100,0 MHz TINGGI 50%;

Beberapa, tetapi tidak semua, kendala dapat dimasukkan ke HDL Anda bukan UCF.Sintaks yang berbeda.