pertanyaan sintesis

[feel_on_on]

ketika saya sintesis desain dengan Desain kompilator, jika desain bekerja di 62,5 MHz, do i seharusnya create_clock periode-16ns?atau saya harus create_clock-periode lebih pendek daripada 16ns?Tetap harus ada pada pekerjaan sepi frekuensi?

 

[hunter694]

Secara umum, lebih baik memberikan ke restrictrictions ketat alat daripada benar-benar Anda butuhkan.

Ini akan membantu membuat alat sintesis yang lebih pro-aktif dalam hal waktu pertemuan kendala dan juga memberikan semacam rekayasa margin (jika Anda freq. Adalah 62,5 MHz, Anda tidak memerlukan sebuah desain yang tidak dapat dijalankan pada 62,6 MHZ!!).

Namun, 60MHz adalah frekuensi yang cukup tinggi sehingga tidak memberi terlalu sulit sebuah jam kendala atau alat mungkin tidak dapat berkumpul pada sebuah solusi.

 

[barkha]

Hai,

Biasanya kita mengambil margin 10-15%.Jika rasa kebutuhan desain untuk bekerja di 62,5 MHz, ini akan lebih baik jika Anda akan mensintesis dengan 72,5 MHz.

 

[r63511]

Yah, itu tergantung pada perpustakaan yang Anda gunakan.Jika Anda menggunakan 180nm, mungkin 60MHz freq yang sulit, tapi Anda menggunakan 130nm, 90nm atau lebih kecil, Anda dapat menetapkan batasan-batasan ketat.Kendala yang sebenarnya juga tergantung pada jam ketidakpastian, latency, delay sel, dll bahwa tim Anda bisa bertemu.

 

[sree205]

Apakah ada pembatasan ke daerah?ketika saya disintesis menggunakan DC, i did 'set_max_area' menjadi 0.

setelah saya mendapat laporan daerah yang menyatakan bahwa kendala dilanggar oleh begitu banyak daerah, saya memberikan itu sebagai max_area dalam kendala diperbarui.

Apakah ini cara yang harus dilakukan?iteratively?

 

[rameshsuthapalli]

Hi All,

operasi desain frekuensi tergantung pada jumlah kompleksitas yang terdapat dalam rancangan dan kemudian hanya tergantung pada sintesis technology.but dari sudut pandang lebih baik untuk memiliki 15% margen pada jam karena desain yang baik harus memiliki ve kendur ketika beroperasi di rate speed.which akan menghilangkan masalah di tahap-tahap selanjutnya.

salam,
ramesh.s

 

[michael_chen]

i think anda harus membuat create_clock periode kurang dari 16n detik.Karena setelah DC, p & r dan cts dan aliran desain lainnya akan menambah sedikit keterlambatan.