Pertanyaan pada 2 tahap desain penyangga

[mike_bihan]

Saya sedang bingung dengan beberapa hasil simulasi di 2 panggung OP-AMP gain digunakan sebagai penyangga.

Tahap pertama dari op-amp adalah khas gain tinggi diff-amp.(cermin sekarang digunakan sebagai beban).Panggung 2 sumber pengikut.

Ketika saya simulasi buffer (loop terbuka) dengan Fase margin, sang PM itu sebenarnya meningkat dengan meningkatnya beban kapasitif pada output node.Dan keseringan gain tidak berubah dengan perubahan output pemuatan kapasitif.

Apa yang saya yakin adalah bahwa tiang doninant terletak pada output tahap pertama.Aku benar-benar tidak mengerti apa alasan untuk itu?

Sepertinya ada nol keseringan juga akan lebih rendah ketika loading kapasitif meningkat.Ini kompensasi fasa nol untuk memiliki fasa yang lebih baik.

Can anyone menjelaskannya untuk saya atau memberikan materi itu?
Last edited by mike_bihan pada 29 Maret 2004 12:59; edited 1 time in total

 

[maxwellequ]

Dapatkah Anda memberikan skematis?

 

[mike_bihan]

<img src="http://www.elektroda.pl/eboard/files-eboard/d2a_buffer_177.jpg" border="0" alt="Question on 2 stage buffer design" title="Pertanyaan pada 2 tahap desain penyangga"/>

 

[maxwellequ]

Tiang yang dominan terletak pada output dari tahap pertama, karena itu s node impedansi tinggi.Simpul output impedansi rendah karena sumber pengikut.

Kutub kedua (non-dominan) harus ditentukan oleh resistansi keluaran dari pengikut sumber dan kapasitansi beban Anda.Oleh karena itu, meningkatkan kapasitansi beban harus memperburuk AM ...

Komentar sebelumnya adalah benar, kecuali jika Anda memiliki beban yang sangat besar kapasitansi, yang akan membuat tiang output dominan ...

Skema menunjukkan cara Anda menghubungkan amplifier, untuk mengukur parameter ac mungkin akan membantu.Dan nilai CL, data op juga akan membantu ...

 

[mike_bihan]

Pertanyaan besar adalah bahwa mengapa nol pergeseran dengan perubahan output loading?

 

[maxwellequ]

Aku benar-benar tidak melihat alasan untuk memiliki angka nol pada karakteristik transfer (pada dasarnya nol terjadi bila terdapat dua jalur sinyal yang berbeda dengan tanda-tanda yang berlawanan membatalkan satu sama lain pada frekuensi tertentu).

Tanpa lebih banyak data (titik operasi dan nilai-nilai parameter tambahan, nilai beban, skematis menunjukkan bagaimana anda membuat umpan balik dari penguat pada simulasi) saya tidak dapat (mencoba) memberikan jawaban.

Salam

 

[mike_bihan]

Let it be.Many thanks!

 

[vladimir1984]

Sayang mike_behan, aku bisa Anda menyarankan untuk membaca bab amplifier Yakub Baker edisi 2-nd buku, mungkin membantu

 

[ccljpeg]

Aku saran Anda untuk membaca Allen & Holberg: CMOS Analog Circuit Design 2nd edition

 

[manissri]

ya Gregorian dan buku allen sangat baik dalam hal ini ..