pertanyaan desain digital ..

[sp3]

Hi all,

Aku punya desain digital pertanyaan di sini ..Silahkan lihat di lampiran ..

Aku punya masukan untuk DFF sebagai D. kemudian input ini XORed dengan Q (output DFF).XOR output yang diteruskan ke sebuah sirkuit unkown supaya aku mendapatkan masukan yang asli D. Sekarang siapa pun cowok tolong beritahu saya apa yang unkown rangkaian di sini??

Terima kasih,
sp3
Maaf, tapi Anda harus login untuk melihat lampiran

 

[shweta_eda]

xoring hanya akan memberikan masukan sebelumnya ............ isntit
yang ckt akan pintu gerbang xor ........

 

[sp3]

Hi shweta_eda,

Tapi itu tidak apa-apa untuk logika Combo ..Di sini kita memiliki D-FF, memberikan sampel output.Jadi saya mengurus ini?

Terima kasih,
sp3

 

[dipakg]

Hi SP3,

Aku dikenal ckt Anda adalah D-FF maka anda harus mempertimbangkan akan ada penundaan dari 2 clks, setelah itu Anda akan mendapatkan nilai D sebagai output akhir Anda.Saya melampirkan ckt diagram.

Salam,
Dipak<img src="http://images.elektroda.net/54_1214026133_thumb.jpg" border="0" alt="Digital design question.." title="Pertanyaan desain digital .."/>

 

[nand_gates]

Sini D FF dan pintu gerbang xor akan bertindak sebagai ujung detektor untuk D masukan.Jika ada perubahan
pada rangkaian input D akan menghasilkan satu siklus pulsa.Untuk mendapatkan input D asli lagi
hanya menghubungkan output dari XOR ke T FF.

 

[dipakg]

Hi nand_gates,

Aku tidak membuat Anda benar-benar.Tidak akan T-FF akan memberikan output selalu sebagai 1?Karena output XOR akan selalu menjadi 0 (D dan Q sama).Tolong beritahu saya jika saya salah?

Terima kasih,
Dipak

 

[nand_gates]

Berikut adalah kode Verilog ...Ur melihatnya sendiri.

/ / D FF dan gerbang XOR detektor tepi sirkuit
Kode:

modul edge_detect (

/ / Outputs

d_event,

/ / Input

CLK, reset_n, d

)

masukan CLK, reset_n, d;

output d_event;

reg q;

menetapkan d_event = d ^ q;

selalu @ (posedge CLK atau negedge reset_n)

if (! reset_n)

q <= 0;

lain

q <= d;endmodule / / edge_detect