Persiapan dengan Wishbone dan Opencores

[jmag99]

Oke, latar belakang saya dalam FPGA's adalah satu mata kuliah selama program master saya.Saya mengerti bagaimana kode Verliog dasar modul dll ..tetapi tidak banyak lagi.

Aku dan berjalan pada starter Digilent Spartan 3 board dan saya dapat program ini dan membaca / menulis memori onboard, dll ..

Sekarang saya ingin menjelajahi beberapa proyek opencore.Aku memutuskan untuk memulai sederhana dengan SPDIF IP Core.Ini adalah inti IP wishbone kompatibel.

Masalahnya adalah bahwa saya tidak tahu bagaimana untuk memulai dengan modul.Saya berasumsi aku butuh tingkat yang lebih tinggi modul yang mendefinisikan semua register dan port wishbone dll ..

Can anyone help me out dengan ini?

Juga, IP inti saya memilih untuk memulai dengan yang tertulis dalam VHDL.Saya berencana untuk menulis modul Verilog untuk bekerja dengannya.Apakah ini mungkin atau harus saya tetap ke 1 bahasa?

Thanks for any help Anda bisa memberiku.

 

[nxtech]

Pertama, belajar paling tidak mengerti baik VHDL dan Verilog.Belajarlah untuk kode pada kedua jika Anda bisa.

Kedua, gunakan opencores orang untuk membantu Anda dengan menggunakan core Anda dapatkan dari sana.Mereka menulis mereka dan adalah yang terbaik dari info sumber untuk mengimplementasikannya.

E

 

[shawndaking]

jika anda menggunakan edk Xilinx desain, hal terbaik adalah dengan menggunakan OPB 2 wishbone jembatan untuk menghubungkan dengan perangkat wishbone.

saya tidak melihat mengapa Anda harus menggunakan 2 bahasa - tetap berpegang pada apa yang Anda tahu yang terbaik.

 

[nxtech]

shawndaking, apakah Anda pernah mencoba untuk mendapatkan pekerjaan di sebuah perusahaan yang hanya menggunakan Verilog dan Anda hanya kode di VHDL?

Bagaimana kalau diberi desain untuk memodifikasi dan memperbaiki dan dalam VHDL dan Anda hanya kode di Verilog?

Maksud saya adalah bahwa Anda inginkan untuk merpati lubang sendiri.Pikirkan tentang hal itu.

E

 

[shawndaking]

pendapat saya:
menulis kode hdl sering mimpi buruk, whever itu Verilog, atau cuaca berada dalam VHDL.

Anda lebih baik tetap pada satu bahasa, bahwa Anda lebih nyaman.

i don't think setiap perusahaan akan ingin Anda untuk menggunakan 2 bahasa - alasannya sangat sederhana: ia akan membuat mereka lebih banyak uang untuk membayar VHDL dan Verilog alat desain, dan izin.

jika Anda memiliki desain seseorang menulis dalam bahasa lain, dan bekerja - hanya instantiate di desain Anda.jika tidak bekerja tidak menggunakannya!
Last edited by shawndaking pada 12 Maret 2008 11:07; edited 1 time in total

 

[nxtech]

Shawn saya harus mengatakan Anda tampaknya tidak melakukan banyak pengkodean HDL dengan sikap dan pendapat.Jika Anda merasa bahwa menulis kode HDL sering mimpi buruk maka aku dapat yakin bahwa Anda tidak baik sangat baik atau tidak sangat berpengalaman; mungkin keduanya.

Saya telah menulis kode HDL sejak tahun 1996 dan saya dapat kode cukup baik dalam kedua Verilog dan VHDL dan Im melakukannya dengan cukup baik dengan Sistem C.

Adapun dont perusahaan yang ingin menggunakan kedua bahasa ada banyak dan saya telah bekerja selama beberapa.Ada banyak alasan tetapi dua yang selalu bisa menunjukkan adalah bahwa beberapa pekerjaan HDL lebih cocok untuk dilakukan dalam satu bahasa versus lain.

Adapun alat-alat, ada beberapa yang mendukung VHDL dan Verilog dalam file yang sama.Mungkin Anda harus meluangkan waktu untuk belajar tentang mereka.

E