perbedaan b / w coding di buaya dan Verilog

[Pushpa]

Hai,
Aku ingin tahu apa keuntungan dari menggunakan buaya atas Verilog / VHDL?afterall tidak menggunakan biaya tidak buaya keuangan tambahan!!

 

[Jayant]

karena buaya dimaksudkan untuk verifikasi Anda mendapatkan lebih banyak fleksibilitas untuk memverifikasi rtl.

 

[wadaye]

Pushpa hi,

Ini pasti akan menghabiskan uang jika Anda menggunakan buaya karena anda memerlukan biaya lisensi.

Orang menggunakan VERA karena itu convient Verifical memiliki beberapa fitur khusus yang tidak

disediakan oleh Verilog | VHDL.Untuk mendapatkan informasi lebih lanjut, Anda sebaiknya mempelajari VERA

bahasa.

 

[aji_vlsi]

Pushpa wrote:

Hai,

Aku ingin tahu apa keuntungan dari menggunakan buaya atas Verilog / VHDL?
afterall tidak menggunakan biaya tidak buaya keuangan tambahan!!

 

[AlexWan]

Hi aji_vlsi,

Semoga Anda sisipkan link atau file presentasi Anda yang direkomendasikan oleh Sunderasan K dari Broadcom.

Terima kasih

 

[mopansen]

Siapa pun bisa sisipkan Seni menggunakan VERA?