penggunaan parameter dalam Verilog

A

arunssn

Guest
apa keuntungan menggunakan parameter sementara coding, apakah ada kerumitan berkurang

 
Verilog parameter adalah kemudahan untuk membuat hidup Anda lebih mudah.Mereka tidak mempengaruhi hasil sintesis.

 
membantu u membuat kode Anda lebih reuseable.perubahan dapat dilakukan untuk kode paling mudah, membuatnya lebih readeable.Sangat berguna dalam pengkodean FSM.

 
parametrs sama seperti disebutkan dalam VHDL tipe data yang didefinisikan usr.
pada dasarnya ketika Anda memiliki parameter yang didefinisikan ur sendiri maka cukup eassy untuk bekerja pada.

OK

 
kompleksitas berkurang dalam arti, ketika u perlu untuk mengubah nilai yang digunakan yaitu u @ multpile tempat memerlukan 2 perubahan hanya sekali.Seperti # define di C. Jika kelebihan Anyother addon pls ....

 
keuntungan dari menggunakan parameter:
1 reuse.menggunakan parameter dapat dengan mudah resue desain
2 maitain.

 
Apakah dapat dibaca dan interpretasi-diri menggunakan parameter.Othewise, parameter dapat redefinited bila dikutip, Jadi akan lebih mudah digunakan kembali.

 
Membuat modul anda dikonfigurasi, mudah maitain, deskriptif ...

 
Parameter ini berlaku hanya dalam modul ini.
define ........setelah ditetapkan, nilai tinggal di sana dan dapat menyebarkan melalui semua kode yang disusun di kemudian hari.

Gunakan parameter lebih aman.
tapi kadang-kadang, menggunakan `define ini cukup nyaman, tapi hati-hati.

 
don't you think menggunakan parameter - untuk FSM - misalnya akan memaksa alat untuk menyandikan sintesis kontrol negara Anda dengan yang Anda menulis dalam definisi parameter Anda meskipun bukan teknik optimal untuk pengkodean negara FSM?, i berarti Anda hanya menggunakan Parameter - biasanya di FSM - untuk membuat kode Anda dibaca, aku setuju dengan itu, tetapi melihat ke sisi lain ..apa pendapatmu

 
menggunakan parameter kode yang dapat meningkatkan keterbacaan.

salam
arunssn wrote:

apa keuntungan menggunakan parameter sementara coding, apakah ada kerumitan berkurang
 
Parameter dapat digunakan dalam FSMs dibandingkan dengan `define.Katakanlah, jika negara-negara seperti menganggur, membaca, menulis dideklarasikan menggunakan `mendefinisikan dan jika desain berisi beberapa FSMs, mungkin akan sulit untuk debug desain.Sini parameter berguna.

 

Welcome to EDABoard.com

Sponsor

Back
Top