pengaturan penundaan sementara sintesis dilakukan

[ASIC_intl]

Hai

Saya ingin menetapkan nilai untuk input dan output menunda untuk menunda synthesizing sebuah desain dengan dua jam.

Do anybody memiliki gagasan untuk menentukan tentang nilai-nilai input dan output keterlambatan keterlambatan kasus ini sintesis?

Terima kasih
Asic

 

[S. nikhil]

Hai,

Pada awalnya, anda dapat memaksa anda blok keterlambatan Input dan output yang akan menunda 60% dari periode-jam.Sehingga Anda memiliki sekitar 40% dari periode waktu jam untuk anda blok.Jika anda dapat memenuhi waktu dengan baik maka Anda selesai.

Jika tidak apa yang harus dilakukan sekarang?
Kemudian bertanya bagaimana adalah waktu tentang tetangga blok yang memberikan anda masukan ke pelabuhan dan masukan yang Anda untuk memberikan output dalam output port.

Memeriksa apakah ada waktu beberapa margin, sehingga Anda dapat bersantai Anda masukan dan keluaran penundaan kendala.

untuk lebih jelasnya kunjungi
www.vlsichipdesign.com

S. nikhil