NAND gerbang CMOS PFD di PLL

[turtlewang]

Sekarang saya merancang PLL yang outputnya frekuensi 1GHz. Lalu aku akan memilih beberapa arsitektur PFD. 1 bisa memberitahu saya apa pertimbangan desain dari PFD, 2 Apa perbedaan antara gerbang NOR PFD dan gerbang NAND PFD? 3 ada yang bisa memberi saya beberapa materi tentang comparsons dari architecuture PFD yang berbeda? Terima kasih banyak!

 

[leo_o2]

Waktu Zona mati harus kecil. Kedua NOR dan NAND struktur yang OK. Beberapa PFD pra-charge memiliki zona waktu yang lebih kecil mati.

 

[AdvaRes]

Hi, Umumnya DAN gerbang disukai dalam desain Untuk mengetahui alasan melihat balasan kedua di sini http://www.edaboard.com/thread116973.html atau Coba lihat di sini http://www .edaboard.com/thread116448.html

 

[turtlewang]

Terima kasih leo_o2, Tapi teka-teki sesuatu yang saya! Karena dalam banyak makalah, mereka ingin mengurangi zona mati dengan menghilangkan jalur ulang. Karena zona mati dapat menyebabkan beberapa jitter dalam output PLL. Tapi dalam buku Razarv, baik sinyal UP / DN akan tinggi selama beberapa waktu yang diinginkan. Karena kapasitor pada saklar pompa muatan. Saya berpikir bahwa hasil zona mati dari sinyal reset. Karena sinyal reset harus melalui beberapa gerbang untuk me-reset flop D_flip. Jika kita tidak memiliki zona mati, maka sinyal UP / DN tidak memiliki energi yang cukup untuk mendorong saklar pompa muatan dalam kasus perbedaan fase kecil. Apakah pemahaman saya benar?

[SIZE = 1] ---------- Posting ditambahkan jam 13:40 ------- --- Posting sebelumnya adalah jam 13:36 [/SIZE] ---------- [/COLOR] [QUOTE = AdvaRes, 832.006] Hi, Umumnya DAN gerbang disukai dalam desain Untuk mengetahui alasan melihat kedua menjawab di sini http://www.edaboard.com/thread116973.html atau Coba lihat di sini http://www.edaboard.com/thread116448.html [/ QUOTE ] thanks AdvaRes