multi-masalah jam - bagaimana menghindari waktu pelanggaran

[phdbreak]

Dalam desain kami, kita harus menggunakan beberapa jam dengan frekuensi yang berbeda.Tapi jam ini dihasilkan dari satu sumber jam.
Secara teknis, ini bukan multi-jam-domain masalah.Jadi antar-blok sinyal tidak sulit untuk desain.

Tetapi pada aliran back-end, kami mengalami banyak pelanggaran waktu antar-blok ini sinyal.Menurut laporan, jam pohon adalah masalah terbesar.Kita harus memodifikasi desain kami.

Apa yang kalian berpikir bahwa kita harus berhati-hati dalam versi berikutnya?Atau apakah ada yang bisa kita lakukan dalam aliran back-end untuk menghindari pelanggaran waktu?

Terima kasih.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Senyum" border="0" />

 

[FvM]

Masalahnya kemungkinan besar di jalan, bagaimana Anda menghasilkan jam.Dengan asumsi, semua berasal jam dihasilkan oleh sinkron logika terdaftar dari sumber jam.Kemudian mereka tidak memiliki perbedaan waktu antara, tetapi ditunda terkait dengan sumber jam.Jadi jalan dari sumber ke diturunkan jam jam domain punya masalah.Masalah-masalah yang mungkin jauh lebih buruk, jika logika yang terlibat tambahan setelah jam pembagi register atau jam riak pemisah yang digunakan.

 

[phdbreak]

Terima kasih FvM.

Yeah, penundaan adalah apa yang kita benar-benar prihatin tentang sekarang.
Aku menyesal bahwa aku lupa untuk mengatakan bahwa kita akan menyisipkan sel gating jam di pohon.dan untuk mencapai daya rendah dan daerah konsumsi mungkin, kita berusaha untuk memasukkan secara manual ke akar pohon jam.
Namun keterlambatan jam besar pohon (karena menyeimbangkan dihasilkan berbeda jam) menyebabkan banyak waktu pelanggaran, jika kita melakukannya.

Saya rasa ini adalah trade-off point: overhead jam gating penyisipan vs waktu pelanggaran.Saat ini, tampaknya jika kita ingin menghindari pelanggaran waktu, kita harus memasukkan banyak sel gating clock jauh dari akar pohon jam.Itu mengerikan.

Apakah ini benar?

 

[kbulusu]

cant Anda membuat pohon jam terpisah untuk masing-masing pohon jam dihasilkan tenggelam dan kemudian keseimbangan ini 2 sub pohon .. apa adalah keterlambatan Anda lihat?seberapa dekat adalah gators ke wastafel?bagaimana mengaktifkan pin Anda timing?Do you set-ve latensi kendala pada pin ini memungkinkan dari jam gator?jika Anda dapat memberikan informasi lebih lanjut, kita dapat melihat apa yang mungkin diperlukan ...

 

[phdbreak]

Terima kasih kbulusu.

Saya harus mengatakan kita tidak pergi sejauh itu dalam versi berikutnya.Saya pikir Anda benar.Kami perlu informasi lebih lanjut untuk menentukan masalah nyata.Aku hanya ingin mengurangi risiko sebelumnya.

 

[AdvaRes]

Hai,

Sebenarnya Anda harus memutuskan terlebih dahulu bagaimana melihat masalah.
Karena jam yang berbeda dihasilkan dari global yang sama jam jam yang berbeda frekuensi yang sama tetapi fase differents.Perbedaan dalam fase konstan.Jadi rangkaian Anda tidak lagi dilihat sebagai suatu sistem sinkron tetapi sebagai sistem mesochronous.Dalam sistem mesochronous penundaan dan skews dalam data dan hasil jalan jam dalam perbedaan fasa.Banyak solusi yang dapat digunakan tetapi ini tergantung pada kebutuhan dan sumber daya.
Cara terbaik adalah dengan menggunakan teknik penyisipan buffer untuk imbang.Solusi ini efisien tapi sangat sentitive untuk PVT variasi.Solusi lain menggunakan PLL / DLL untuk sinkronisasi antara Ilands frekuensi yang berbeda.

Saya sarankan anda untuk pergi untuk mesochronous solusi interkoneksi.Solusi ini tampaknya effiective tetapi karena kapak merupakan penelitian baru Anda tidak akan menemukan dokumentasi yang baik di WWW.Harap membantu.
Ceria,
Advares.

 

[phdbreak]

Terima kasih Advares.

Saya pikir solusi dengan PLL / DLL jauh terlalu rumit untuk desain kami (sekitar 10k gerbang).Tapi aku akan menyimpan solusi mesochronous dalam pikiran.