L
LF_LF
Guest
saya merancang sebuah modul VHDL dalam memperoleh sinyal dari GPIO dari papan DE2 (input serial). Kode tersebut adalah sebagai berikut. Saya mencoba untuk menyimpan nilai register geser (di mana 16 bit sinyal input berubah dengan) ke dalam array dalam rangka untuk memisahkan dan membuat keluaran paralel (1 bit per pin output untuk mentransfer ke DSP). Namun, saya gagal untuk mengkonversi tipe data. Bahkan saya menggunakan conv_interger tersebut. PERPUSTAKAAN IEEE; ieee.std_logic_1164.all digunakan; IEEE.std_logic_signed.all digunakan; entitas new1 adalah port (C, SI, sibuk: di std_logic; SO: keluar std_logic); akhir new1, arsitektur arsitek dari new1 adalah sinyal tmp: std_logic_vector ( 0 15 downto); dataout ADALAH TIPE ARRAY (0 sampai 15) bit; sinyal st: kisaran bilangan bulat 0 sampai 15; mulai proses (C) mulai if (C'event dan C = '1 ') maka jika rising_edge (sibuk) kemudian st