Modeling jam dengan jitter di Verilog

[beowulf]

Bagaimana jam dihasilkan untuk model simulasi Verilog dengan jitter. Surat-surat atau buku akan berguna. Apakah ada cara standar untuk melakukan hal ini? Seberapa sering model jam tersebut digunakan? Terima kasih, Beo

 

[anssprasad]

Pada tingkat simulasi saya tidak berpikir Anda akan perlu untuk mempertimbangkan jam jitter. Boleh saya tahu persis apa yang Anda coba lakukan dengan memberikan informasi ini ke simulator Anda.

 

[beowulf]

Ini adalah bus serial kecepatan tinggi, salah satu pembicaraan akhir modul dengan serializer dan kemudian ke PIPA. Mencoba untuk mencari tahu apakah bisa ada masalah sebelum desain diletakkan di atas kapal. Jangan biarkan aku tahu jika ada model jam tersebut tersedia dalam Verilog atau Thanks HVL, Beo

 

[rjainv]

Berikut kode Testbench adalah cara contoh membuat kode gelisah untuk sims. / / Menginisialisasi awal mulai berlaku CLK = 1'b0; / / menunggu untuk kadang-kadang ... # 400; / / release forece rilis CLK, akhir selalu @ () CLK

 

[no_mad]

Hi rjainv, Apakah Anda mencoba mensimulasikan potongan kode ini? Saya mencoba mensimulasikan menggunakan ModelSim dan gagal. Kesalahan: Argumen terlalu banyak $ random Namun, saya telah memperbaikinya dan di bawah adalah kode:

 jitter simulasi / / jam modul clk_jttr (); reg CLK, periode parameter = 20; jitter parameter = 4; / / akan menghasilkan random nilai antara -4 sampai 4 / / menginisialisasi awal mulai berlaku CLK = 1'b0; / / menunggu untuk kadang-kadang ... # 200; / / release gaya rilis CLK, akhir selalu # (periode / 2 +% $ random (jitter)) CLK

 

[rjainv]

Terima kasih no_mad, saya tidak mencoba untuk mensimulasikan itu ... hanya datang dari atas kepala saya ... ini dimaksudkan untuk menjadi sebuah garis besar ...

 

[beowulf]

Thanks guys ...! Saya masih ingin tahu apakah therer merupakan cara standar untuk model ini ... Terima kasih atas saran dan petunjuk ... Beo

 

[poluekt]

lebih versi dengan + / - jitter [KODE] jitter parameter = 2000; / / ns x 1000 biji integer; selalu # (80 + $ dist_uniform (benih,-jitter, jitter) / 1000.0) clk0 = ~ clk0; [/CODE]