menghambat Multiple desain jam

[no_mad]

Hi all,

Saya menggunakan alat untuk Mentor Graphic mensintesis desain saya (Leonardo Spectrum: ASIC dan Precision RTL: FPGA).

Masalahnya adalah aku tidak terlalu yakin pada jam menghambat multiple desain.Seseorang silakan berbagi dengan saya beberapa skrip TCL (LeoSpec & Precision) pada multi-jam menghambat desain.Ini akan menjadi referensi yang baik untuk saya dan orang lain.

Setidaknya, sebuah pedoman tentang masalah ini.
Setiap saran dan / atau saran are most welcome dan sangat dihargai.

Thanks in advance,
no_mad

 

[r63511]

titik untuk memulai dengan:
menciptakan jam untuk setiap domain, set multi-siklus atau path palsu untuk cross-domain sinyal, tapi Anda harus sangat berhati-hati bahwa mereka yang palsu tidak akan menyembunyikan path kemungkinan pelanggaran.

 

[zyphor]

pls menemukan masalah ini dalam waktu Perdana panduan