mengenai alat tetramax tanggapan

[pavankumarmnnit]

baca netlist banyan.vhd

BUILD> baca netlist banyan.spf

BUILD>
BUILD> run build_model beringin

BUILD> run DRC banyan.spf

BUILD> DRC

BUILD> DRC
i am tidak mampu untuk mengubah modus DRC dan i dont know wheter alat ini berfungsi dengan benar atau tidak ...................i am pengiriman snapshot dari alat ketika sedang berjalan saya membukanya dengan menggunakan path tmaxgui setelah sumber. cshrc dari Synopsys ................

mengharapkan balasan .,...................................

 

[santhosh007]

tampaknya anda tidak membaca dan pin kendala lib seterusnya ..Berikut adalah khas tmax dofile ..mencoba dengan ini dan beritahu saya

baca netlist netlists / Verilog netlist.v-format
membaca netlist lib / lib.v

laporan modul-undefined
MODULE build_model <TOPLEVEL menjalankan name>
/ / Pin constriants
menambahkan kendala pi 1 scanmode
/ / Jam dan reset
menambahkan jam 0 scanclk0-shift-timing 100 50 80 40
/ / Scan rantai rincian
menambahkan rantai scan chain0 scanin_0 scanout_0
menambahkan scan memungkinkan 1 scanen
menjalankan DRC
menjalankan atpg-auto
scan laporan rantai
menulis ...

 

[pavankumarmnnit]

halo teman, saya telah melihat balasan Anda.i telah mencoba u perintah apa yang telah mengirim tetapi tidak ada perubahan
menanggapi ............

Masalah saya adalah bahwa saya memiliki desain rtl (perilaku) dalam "VHDL" beringin switch.Itu
kebutuhan arsitektur scan harus stiched sel sehingga menjadi DFT rangkaian sirkuit ..

So i telah dilakukan dengan menggunakan dc (DFT kompiler) dan saya telah menghasilkan PROTOKOL Stil file yang diperlukan oleh tmax.Saya telah melakukan ini dengan menggunakan DFT perintah yang diberikan dalam manual.
Aku mengirimkan upto seluruh kerja yang dilakukan sekarang.Aku perlu untuk mendapatkan vektor uji untuk disisipkan scan tmax atpg rantai menggunakan alat.

Omong-omong tentang model perpustakaan kami menggunakan class.db disediakan oleh Synopsys di dc (edisi pelajar) maka dalam tmax apa yang saya harus menggunakan ......

Cara apapun melewati seluruh desain dan menceritakan kesalahan ..............

mengharapkan jawaban,
berterima kasih u. ........
Maaf, tapi Anda harus login untuk melihat lampiran

 

[santhosh007]

Hal pertama adalah ..untuk generasi pola Tmax file Stil tidak diperlukan ..akan menggunakan menghasilkan sendiri.

Mengenai perpustakaan, Anda perlu membaca std Verilog sel-sel yang terkait dengan class.db.Anda dapat menemukan mereka di jalan yang sama di bawah dir Verilog.

Anda memastikan bahwa Anda perlu untuk membaca disintesis netlist (output DC) dengan rantai scan dilaksanakan menjadi tidak tmax RTL.

tolong beritahu saya.