Mengapa waktu tipe data adalah 4-negara dalam sistem Verilog?

[yourcheers]

Apakah setiap benda memiliki ide tentang mengapa datatype WAKTU adalah 4-negara di Sistem Verilog. Hal ini masuk akal untuk memiliki "Logika", "Reg" & "Integer" 4-state. Tapi Kenapa WAKTU?

 

[dave_59]

The waktu tipe data adalah sinonim untuk reg [63:0] Ini adalah cara itu didefinisikan dalam Verilog, yang hanya memiliki 4-state nilai. Awalnya waktu dan bulat yang un-ukuran sehingga pelaksanaan yang dapat memilih ukuran yang optimal untuk implementasi tertentu, tetapi kemudian tetap untuk 64-bit di IEEE. SystemVerilog memperkenalkan 2-state nilai, tapi tidak bisa mengubah definisi waktu untuk alasan kompatibilitas.

 

[yourcheers]

Hi Dave Kaya, Terima kasih atas penjelasannya. Hanya Orang-orang yang menyaksikan evolusi SV bisa menjawab. Terima kasih atas bantuan.