mengapa test_clock DFT; s siklus adalah 10%, bukan 50%?

[nine8]

di DFT, periode test_clock adalah 100ns, dan tugas siklus-waktu {45 55}, mengapa tidak {0 50}? : D

 

[jaydip]

Saya telah melakukan DFT dengan siklus kerja 50% saja .. Apakah Anda membaca ini dalam standar apa pun, itu harus 10%?

 

[vlsi_eda_guy]

Anda tidak dapat memiliki sebagai {0 50}, beacause PI harus dipaksa dari Tester sebelum jam bisa datang. Sekali lagi Anda harus memberikan waktu bagi PI untuk menyelesaikan sebelum Anda dapat memberikan jam. Jika tidak Anda akan mendapatkan pelanggaran pengaturan .... Juga, jika Anda melakukan pra-jam strobo maka Anda akan memberi waktu untuk storbe serta ... Default untuk strobo adalah 40. Selalu diingat tester yang siklik di alam ..... Semua peristiwa harus terjadi pada waktu yang sama di semua siklus. -Sorai vlsi_eda_guy