Mengapa Output Combinational tidak boleh diambil langsung?

[hb_cancer]

Hai,
Apa alasan bahwa Output dari Logika Combinational tidak diambil langsung?Apakah karena itu tidak tergantung pada Jam?Harap memberi penerangan ....
Terima kasih!

 

[littlebu]

Hi hb_cancer

i think thats untuk memperbaiki yang waktu: memberi lebih banyak margin untuk logika eksternal.

 

[ljxpjpjljx]

ya, waktu harus dipertimbangkan ketika logika output!

 

[dechen]

selain meningkatkan waktu, Combinational output tidak aman untuk menerima blok untuk melakukan sinkronisasi, suatu kesalahan mungkin terjadi jika menerima sinkronisasi blok logika yang combinational secara langsung.

 

[vlsichipdesigner]

hai,

my 2 cents,

alasannya adalah untuk tidak memiliki waktu terkejut kemudian selama analisis.

Katakanlah Anda memiliki modul dan salah satu pelabuhan tidak terdaftar dan keluar seperti itu, jika jalan tidak baik dan benar dioptimalkan dimodelkan selama waktu modul analisis, maka jalan ini bisa membuka selama waktu penutupan tingkat chip upaya membawa modul dan modul tetangga Anda yang Anda memberikan Anda data output juga.

untuk lebih memahami konsep disebutkan periksa link di bawah ini, akan memberikan Anda pemahaman yang jelas.
http://www.vlsichipdesign.com/static_timing_analysis.htmlmyprayers,

desain chip dibuat mudah

http://www.vlsichipdesign.com

 

[nschiku]

HI,
Nah yang lebih baik untuk mendaftarkan output untuk menghindari jalan lagi yang dapat menyebabkan waktu pelanggaran.

-Nik

 

[vipulsinha]

Hai

Kami dont mengambil output sebagai satu kelompok keagamaan untuk menghindari gangguan ..output yang terdaftar selalu stabil ..