Mengapa memiliki nilai 1 konstan?

[horzonbluz]

Hai, teman-teman saya. Ketika saya menjalankan DFT, itu laporan ada dua jam gating sel memiliki konstan 1 output nilai. Biasanya dalam kondisi pengujian, sinyal test_se akan dan sinyal Jam, artinya jam test_se &&. Mengapa laporan itu sel jam gating memiliki konstan 1 nilai? Saya tidak tahu bagaimana menangani masalah ini. Siapa yang dapat membantu saya dan memberi saya beberapa saran?

 

[haosg]

Jika sel-clock gating berarti latch dari latch memungkinkan sinyal? Saya pikir Anda telah set_test_hold 1 test_mode. mungkin itu menghasilkan informasi.

 

[horzonbluz]

Hai, haosg. Saya pikir alat DC tidak akan memperlakukan sel jam gating sebagai "latch". Karena biasanya memiliki clock_gating_integrated_cell atribusi. Yang kedua saya tidak tahu mengapa tidak "set_test_hold 1 TEST_MODE". Dalam DFT, kita harus mengatur ini. Saya menggunakan sinyal TEST_SE sebagai sinyal uji kontrol dalam sel jam gating. Dan terakhir dalam laporan saya, ini adalah pelanggaran. Jadi saya harus menyelesaikannya. Di bawah ini adalah pengaturan saya untuk sinyal TEST_MODE: set_dft_signal test_mode-port TEST_MODE; set_test_hold 1 TEST_MODE ".

 

[kctang]

Pendapat saya adalah Anda tidak harus terhubung test_se ke sel jam gating. Sebaliknya Anda harus melaksanakan tes tambahan modus input memotong kontrol dan menghubungkan sinyal ini untuk pin test_se sel gating Anda jam.

 

[horzonbluz]

Hai, kctang. Apakah Anda telah menggunakan metode ini dalam kode Anda? Dalam sel jam gating, kita dapat menggunakan TESE_SE atau TEST_MODE sebagai sinyal kontrol uji. Biasanya kita pilihan TEST_SE tersebut. Jika kita ingin gating modul fungsi, kita akan menggunakan jam gating dengan pin uji dikendalikan oleh TEST_MODE. Mengapa Anda menggunakan metode ini?