Mendeteksi jam tepi

[dak-ju]

Aku ingin mendeteksi apakah sisi kenaikan sinyal 2 adalah disetarakan dengan naik atau turun tepi sinyal 1. (Plese lihat gambar terlampir)

Jadi aku butuh desain logika untuk menerapkannya.S1 dan S2 adalah input ke sistem saya
Sebenarnya saya perlu menggeser sinyal s2 oleh salah satu periode lengkap s1 terlepas dari apakah itu (s2) ditangkap pada naik / turun tepi s1.
Maaf, tapi Anda harus login untuk melihat lampiran

 

[eeeraghu]

Output di sini adalah semata-mata tergantung pada sinyal S2, sehingga setiap kali ada sebuah peristiwa pada s1, s2 seharusnya memicu
yaitu menurut diagram s2 sinyal rawan baik positif atau negatif tepi tepi event.
Jadi logika akan menjadi yang u harus chexk sinyal s2 dengan mengacu pada peristiwa dipicu s1.

 

[funster]

Saya rasa ini sulit untuk merancang,

mungkin anda harus menyediakan aplikasi lain

informasi, maka kita dapat memberikan lain

metode untuk menangani masalah yang Anda hadapi.salam
dak-ju wrote:

Aku ingin mendeteksi apakah sisi kenaikan sinyal 2 adalah disetarakan dengan naik atau turun tepi sinyal 1. (Plese lihat gambar terlampir)Jadi aku butuh desain logika untuk menerapkannya.

 

[markd]

Anda harus membuat s1x2 sinyal yang dua kali lebih cepat kemudian s1
dan contoh s2 di setiap tepi naik s1x2

hope this helps.

 

[amarnath]

Aku THINK IT IS IT SIMPLE.DO MENDETEKSI WAY.FOR INI BAIK YANG POSITIF DARI KEDUA EGDE sinyal disinkronkan

S1 -------------------
S2-INV-INV-INV ---
CARA INI UNTUK FEED sinyal AN DAN SATU GATE.NOW U GET SIGNAL KONTROL UNTUK POSTIVE EGDE SYNCHRONISATION.FOR EDGE SYNC NEGATIF MENGGUNAKAN SAMA SAJA INDUK NAMUN FEED sinyal TO A GATE.NOW U HAVE ATAU KEDUA sinyal kontrol - ATAU MEREKA MENDAPATKAN SEBUAH FINAL SIGNAL CONTROL.

REGARDS
AMARNATH

 

[abhishek_elec]

Berikan S2 ke pin CLK dari 2 sandal jepit, satu sisi kenaikan-memicu dan ujung-lain dipicu jatuh.
Berikan S1 pin data baik dari jepit.

Q dari jepit yang diberikan kepada gerbang NOR dan O / P Tahun NOR akan mengatakan apakah S2 disinkronisasikan dengan naik atau jatuh S1 tepi.
Jika S2 adalah sisi kenaikan disinkronkan, o / p => 1
lain o / p => 0.

 

[Thomson]

Aku percaya bahwa beberapa informasi tambahan mengenai kedua sinyal harus diisi!Dalam pengetahuan saya, bahwa jika sinyal input ini intrinsiclly syncrhonously dihasilkan oleh modul lain, maka hanya perbedaan penundaan dua sinyal ini akan diperhitungkan!Untuk berfungsi dengan benar, hal ini akan menunda S2 lebih lama daripada S1.

Jika kedua sinyal asynchronous, maka comparsion sederhana ini akan menghasilkan dua sinyal Metastabilitas sehingga sinkronisasi 2DDF akan digunakan.itu tidak mungkin bahwa Anda tidak tahu dari kedua sinyal selama logika digital desain.