Mencari baru inti IP kontroler HDLC

[7rots51]

Halo Saya butuh c0re pengontrol IP HDLC aku melihat satu di openc0res.com,. Tapi aku butuh yang baru, lebih baik itu dalam Verilog. bye

 

[cganeshprabhu]

HI, Berikut ini adalah proyek penuh di HDLC. Namun dalam VHDL. Salam, GP

 

[etherboy]

www.opencores.org ada beberapa hal tentang HDLC di dalamnya

 

[kairimai]

3q pos Useless. Peringatan - makswell!

 

[Black Jack]

[Quote = cganeshprabhu] HI, Berikut ini adalah proyek penuh di HDLC. Namun dalam VHDL. Salam, GP [/quote] It `s Verilog Apakah Anda memiliki proyek ini dalam VHDL?

 

[hoangde]

Saya mencari untuk itu

 

[calvinhorng]

Aku bertanya-tanya siapa telah menguji kode link dengan HDLC commericial?

 

[shangool]

Hi, saya sudah melakukannya, tapi saya pikir Anda sebaiknya melakukan pekerjaan Anda sendiri kecuali Anda akan membayar untuk itu. Pokoknya saya meringkas pekerjaan saya (Implementasi dari sebuah transceiver HDLC dengan FPGA) di sebuah kertas. Begitu aku bisa mempersiapkannya, saya akan mengirimkan kepada Anda. Menjadi sukses,

 

[vijayanand_ME]

tidak bekerja dengan benar .. Dalam Terbuka kode HDLC core ... byte terakhir semakin diulang dalam transmisi bahwa untuk selama 7 bit .. Dalam posting Proyek .. Data uji bangku yang woring baik .. Jika saya mengirimkan 0xFF, 0 xff, 0x01, 0x00 maka hasilnya adalah 0xFF, 0xFF, 0x00 , 0x00. Setiap orang telah menghadapi masalah ini?