Memimpin nol anticipator

[Galos]

Hi, Ada yang bisa membantu saya dengan kode Verilog dari anticipator nol terkemuka. Kerjanya tampaknya sedikit rumit! Setiap jenis bantuan akan dihargai ... Terima kasih

 

[j_andr]

modul leading_zero (masukan [BIT_W-1: 0] d_in, output reg [BIT_W-1: 0] d_out, output reg [NR_W-1: 0] nr_of_zero, output reg [NR_W-1: 0] one_position), localparam BIT_W = 16, NR_W = log2 (BIT_W); reg [BIT_W-1: 0] CLR, genvar i, menghasilkan untuk (i = 0; i