membantu.

[valxiao]

saya ingin mendapatkan dua fitur di bawah ini,
1.setelah membaca Verilog DC desain, itu bisa menulis Verilog asli file?
2.setelah membaca Verilog DC desain, jika GTECH Verilog menulis file, bukan dapat mengubah nama kabel?
thanks very much!

 

[yx.yang]

Saya kira tidak bisa menulis rtl asli desain.Ketika membaca di desain Anda, itu telah mengkonversikannya ke format internal (menggunakan perpustakaan getch DC).
Apakah akan mengubah nama kawat atau tidak, Anda bisa coba saja (saya pikir ini akan mengubah nama kawat dan nama FF (nama dst dapat menambahkan beberapa akhiran string)).

 

[ljxpjpjljx]

Jangan mengubah nama kawat OK!