membantu saya dengan pesan kesalahan ini

H

hari_lhr

Guest
ketika saya mencoba untuk memeriksa kode syantax saya mendapatkan pesan error ini .. plz help me mensol lagi itu .. i am using xilix 7.1i dan saya bekerja di VHDL

Xst: Portabilitas / ekspor / Port_Main.h: 127:1.13.276.1 - Aplikasi ini telah menemukan kondisi yang luar biasa yang tidak dapat sembuh.Proses akan mengakhiri.Untuk mengatasi kesalahan ini, silakan baca Jawaban Database dan sumber-sumber online lainnya di http://support.xilinx.com.Jika Anda membutuhkan bantuan lebih lanjut, silahkan membuka Webcase dengan mengklik pada "WebCase" link di http://support.xilinx.com

 
hari_lhr wrote:

ketika saya mencoba untuk memeriksa kode syantax saya mendapatkan pesan error ini .. plz help me mensol lagi itu .. i am using xilix 7.1i dan saya bekerja di VHDL
 
ini adalah kode yang menghasilkan kesalahan ini .. bahkan dukungan Xilinx mengutip kesalahan untuk diketahui isu sarankan .. plz

library IEEE;
menggunakan IEEE.std_logic_1164.all;

entitas pemancar adalah
port (
din: in bit;
CLK: in bit;
mencibir: out bit
)
pemancar akhir;

arsitektur dari pemancar utama adalah

komponen membagi adalah
port (clkin: in bit; clkout: out bit);
komponen akhir;

parellelizer adalah komponen
port (din, CLK: in bit; s1, s0: out bit);
komponen akhir;

txpll adalah komponen
port (s1, s0, CLK: in bit; cemberut: out bit);
komponen akhir;

untuk semua: membagi menggunakan work.divideby2 entitas;
untuk semua: parellelizer menggunakan work.parellel entitas;
untuk semua: txpll menggunakan work.tx entitas;

sinyal clkby2, s1, s0, p: bit;
mulai
div: port membagi peta (CLK, clkby2);
parellel: port parellelizer peta (din, CLK, s1, s0);
tx_pll: port txpll peta (s1, s0, clkby2, cemberut);
akhir utama;

 
hari_lhr wrote:

ini adalah kode yang menghasilkan kesalahan ini .. bahkan dukungan Xilinx mengutip kesalahan untuk diketahui isu sarankan .. plz
 
Ya i am a starter .. di VHDL .. tetapi cukup sejumlah kepercayaan meskipun subjek.Aku pertama kali diciptakan. Vhd file menggunakan Xilinx dan sumulated dengan .. ISE Simulator, Modelsim, dan Sonata juga .. tidak ada masalah awalnya

Tapi masalahnya arised hanya setelah saya telah menguninstall perangkat lunak Xilinx (pak evalutaion berlaku selama 60 hari) dan kemudian diinstal ulang itu.

Sekarang saya mendapatkan error ini .... i am tidak yakin mengapa ....

Aku telah melakukan sebagian besar pekerjaan kertas sendiri .. plz help me outPesan kesalahan arised

 
alat ini adalah masalah terkait dan tidak terkait kode
u dapat memverifikasi ini dengan menjalankan kode yang berbeda dalam alat ur
dan terlebih lagi i don't think pesan kesalahan ini akan membuat Xilinx berfungsi.itu terus bekerja benar??
pls marilah kita tahu hasilnya

salam
Srinivas

 
Sejauh nama entitas membagi concerned.ie .. bukan .. karena saya divideby2 telah ditetapkan entitas divideby2 .. dll. Dalam modul lain ..Ditambahkan setelah 29 menit:rsrinivas wrote:

alat ini adalah masalah terkait dan tidak terkait kode

u dapat memverifikasi ini dengan menjalankan kode yang berbeda dalam alat ur

dan terlebih lagi i don't think pesan kesalahan ini akan membuat Xilinx berfungsi.
itu terus bekerja benar??

pls marilah kita tahu hasilnyasalam

Srinivas
 
hari_lhr wrote:

Sejauh nama entitas membagi concerned.ie .. bukan .. karena saya divideby2 telah ditetapkan entitas divideby2 .. dll. Dalam modul lain ..

 
ya i mengubah kode .. menggunakan nama yang tepat .. tapi tidak ada gunanya .. hasilnya masih sama

 
hari_lhr wrote:

ya i mengubah kode .. menggunakan nama yang tepat .. tapi tidak ada gunanya .. hasilnya masih sama
 
aji_vlsi wrote:hari_lhr wrote:

ya i mengubah kode .. menggunakan nama yang tepat .. tapi tidak ada gunanya .. hasilnya masih sama
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top