membantu saya dengan konsep sintesis: latch (2)

[microe_victor]

Saya ingin mengucapkan terima kasih kepada orang-orang yang membantu saya dengan pertanyaan pertama saya, dan di sini datang satu lagi

Ini adalah tentang gerendel, kita diberitahu untuk menghindari menggunakan gerendel di desain kami sebagian besar waktu,
Dikatakan bahwa:
, although not impossible. It is also complicated to perform static timing analysis
on designs containing latches, due to their ability of being transparent when enabled. For this reason, designers generally prefer flipflops to latches. "

"Kait pada umumnya lebih menyulitkan karena kehadiran mereka dalam sebuah rancangan
yang DFT memindai penyisipan sulit,
meskipun tidak mustahil. Hal ini juga rumit untuk melakukan analisis waktu statis
pada kait berisi desain, karena kemampuan mereka untuk menjadi transparan ketika diaktifkan. Untuk alasan ini , desainer umumnya memilih untuk mengunci flipflops. "

tolong beri saya beberapa contoh atau artikel tentang konsep tersebut, Terima kasih!

 

[rakesh1234]

Anda dapat merujuk buku Verilog sintesis dengan bhasker untuk mengetahui bagaimana Anda avoiid kait di desain

 

[microe_victor]

rakesh1234 wrote:

Anda dapat merujuk buku Verilog sintesis dengan bhasker untuk mengetahui bagaimana Anda avoiid kait di desain

 

[rakesh1234]

jika Anda gerbang jam maka akan ada masalah condong jam.
tit pada umumnya dianjurkan untuk tidak menyentuh jam.
jam harus mencapai setiap dst secara bersamaan.
maka akan menentukan maks.frekuensi.

 

[vlsi_whiz]

Kait harus dihindari dalam desain digital karena mereka menyebabkan masalah yang berhubungan dengan waktu.Kait tidak memiliki sinyal clock dan dengan demikian akan meningkatkan keterlambatan kombinasi seluruh logika.Kait dapat juga menyebabkan output yang tidak diinginkan dengan mengubah logika di kali.Desain dengan kait cenderung menjadi asynchronous dan ini menyebabkan masalah yang berhubungan dengan waktu.

Jika jam-gating tidak dapat dihindari, harus berhati-hati tidak menimbulkan masalah dan juga waktu yang tidak diinginkan generasi logika.Jika kait yang digunakan, STA menjadi sulit dan dapat mengakibatkan masalah.

 

[anmolvlsi13]

FF adalah tepi sensitif, masalah glitch kurang terjadi.
LATCH adalah Tingkat Sensitif, jadi jika pada masukan apapun Glitches constat ada untuk periode itu akan propogated untuk output.

Anmol