membaca file dalam testbench (Verilog)

[param]

hi semua
bagaimana untuk menetapkan data input yang ditulis dalam sebuah file ke pelabuhan, untuk tujuan testbench menggunakan Verilog hdl?
rasa i punya beberapa contoh data input yang ditulis dalam. dat file,
dan dalam testbench i wanna untuk memasukkan semua nilai-nilai yang ditulis dalam file itu, bagaimana saya dapat melakukannya?
saya telah mencoba cara di bawah dan tidak bisa menemukan data apapun yang ditetapkan untuk masukan pin sementara simulasi,

data_in = $ fopen (''input.dat "," r ");

tolong bantu untuk memecahkan masalah ini .........

 

[Vivek]

$ fopen hanya akan membuka file.Untuk melakukan operasi file apapun di Verilog ini harus dilakukan terlebih dahulu.untuk membaca dari file coba $ memreadb (untuk file biner) atau $ memreadh (untuk hex file).

misalnya:
Kode:reg [7:0] mem [1027:0];

......

awal

mulai

$ readmemb ( "file_name", mem);

akhir

 

[darylz]

perintah sistem

 

[nand_gates]

Berikut adalah contoh ur mencari .....
Hope this helps
Kode:modul stim_gen (

/ / Outputs

CLK, data

)

keluaran CLK;

output [7:0] data;

reg CLK;

reg [7:0] data;

integer fd;

kode integer, dummy;

reg [8 * 10:1] str;mulai awal

fd = $ fopen ( "_input.dat", "r");

CLK = 0;

data = 0;

kode = 1;

$ monitor ( "data =% x", data);

while (kode) mulai

kode = $ fgets (str, fd);

dummy = $ sscanf (str, "% x", data);

@ (posedge CLK);

akhir

$ selesai;

end / / awal mulai

selalu # 5 CLK = ~ CLK;

endmodule / / stim_gen

 

[banjo]

FYI,

Jika Anda ingin memproses data biner, ini bisa rumit readmemb tidak bekerja bagi saya ketika saya perlu melakukan ini.Aku akhirnya berakhir dengan menggunakan:

file = $ fopen ( "code.vec", "r");return_value = $ fread (mem, file);
if (return_value! = 1)
error = 1;
lain
..............

"mem" adalah delapan bit varible.Ketika return_value tidak 1, maka gagal membaca dan Anda berada pada akhir file.

--- Steve