masalah tentang ModelSim, ini diungkapkan oleh gambar.

[ymq8328]

masalah tentang ModelSim, ini diungkapkan oleh gambar.
Maaf, tapi Anda harus login untuk melihat lampiran

 

[Sparc]

Ketika Anda simulasi modul Anda menggunakan TestBenches, ini 'M's datang ke gambar dalam Proses Window.Mereka memberitahu Anda Tingkat yang berbeda di mana Anda dapat melakukan simulasi.Ikon ini dapat langsung instantiated ketika TestBench Source dipilih dalam jendela.
"Perilaku Simulasikan VHDL Model" hanya akan mensimulasikan VHDL model tanpa sintesis.
"Simulasikan Pasca-Fit VHDL Model" akan melakukan sintesis dan Fitting dari CPLD.Double klik pada Icon di "proses" jendela 'll berjalan sintesis sebaik' ll Fit desain dan 'll menghasilkan simulasi Pasca-Fit Model dan' ll mencoba mensimulasikan dengan menggunakan ur TestBench (jika semuanya baik).
Semua hanya dalam Satu Double Klik.

 

[Matrix_YL]

Hi SparcThe "Simulasikan Pasca-Fit VHDL Model" 's hasilnya selalu benar?apakah diri Simultor lembut akan salah?ModelSim akan itu akan percaya?

ATAU bahwa 's berarti saya tidak dapat melaksanakan desain pada perangkat saya jika "Simulasikan Pasca-Fit VHDL Model"' s tidak sama dengan saya "Perilaku Simulasikan VHDL Model" Hasilnya, saya tidak dapat melaksanakan desain pada perangkat saya!terima kasih

 

[SkyHigh]

Ya, jika Anda gagal pasca-fit model simulasi, Anda tidak dapat menerapkan desain Anda di C / SPLDs dan FPGAs.

Meskipun kita tidak bisa 100% percaya EDA CAD alat, tapi sangat tidak mungkin bahwa pasca-fit model tidak sesuai dengan perilaku model yang Anda telah dijelaskan.

Hampir tidak ada orang gagal dalam model cocok pasca-sim.Kebanyakan orang gagal dalam perilaku.