masalah mengenai kait yang tidak diinginkan

[indomitable12345]

silakan lihat Verilog source.when i attatched mencoba mensintesis modul ini dengan qu (at) rtus, kait yang tidak diinginkan sedang dihasilkan untuk semua output jaring .. itu adalah jaring sayin bahwa add1_temp, add2_temp, dll go_temp mempertahankan mereka sebelumnya nilai melalui satu atau lebih jalan di selalu membangun ... can anyone help me dalam memecahkan masalah ini??

http://www.edaboard.com/viewtopic.php?p=735145 # 735.145

 

[jackson_peng]

itu hanya karena u lupa untuk menetapkan "add1_tmp, add2_tmp, .."dalam Anda HUGE selalu combniation blok.

Omong-omong, itu tidak pintar untuk menulis seperti itu selalu menjadi hambatan besar, cobalah untuk memisahkan variabel yang berbeda ke berbagai blok.akan lebih baik untuk debugging.