masalah jalur kritis

[sevid]

hi, semua
2 pertanyaan:
1: Aku ingin tahu bagaimana untuk mengetahui jalur kritis sebuah desain, misalnya untuk sebuah rangkaian combinational, yang selalu menjadi hambatan, atau FSM.dan bagaimana untuk mengambil jalur kritis.
2: Saya ingin melakukannya dengan bantuan Primetime.at pertama, desain partisi menjadi beberapa jalur waktu, lalu menghitung waktu penundaan dari masing-masing jalan setapak, jalan dengan penundaan terbesar adalah path.ok kritis?

thanks in advance
sevid

 

[optor]

Pertama menggunakan Desain Kompilator untuk sintesis desain Anda, perangkat akan memberikan hasil seperti jalur kritis.
Untuk pertanyaan 2, pada dasarnya waktu terpanjang path adalah jalur kritis.Primetime adalah alat yang sangat berguna untuk menganalisis waktu jalan.Bagi Anda, Design Compiler sudah cukup.

 

[rameshsuthapalli]

hai,

inorder untuk menggunakan PT kita harus menyelesaikan sintesis Frist maka kita dapat menganalisis jalan karena sintesis kompiler akan mencoba untuk mengoptimalkan jalur kritis.
jalur kritis yang berpikir pra u sintesis mungkin bukan jalur kritis setelah sintesis.
sehingga melakukan sintesis dan menganalisis jalan terburuk dengan menggunakan PT adalah metodologi yang baik untuk mendapatkan jalur kritis.

salam,
Ramesh.S

 

[jjww110]

Anda dapat menggunakan pt untuk melihat informasi penundaan jalur kritis!!

 

[sevid]

thanks a lot
saya tahu bahwa Anda dapat mengoptimalkan ur jalur kritis dengan bantuan DC atau PT, empat metode dasar tersebut adalah sebagai berikut:
pilih elemen khusus ur perpustakaan antara register,
mengubah pengaturan ur input_delay atau untuk kompres ur output_delay logika antara register,
kelompok dan ungroup perintah antara batas-batas,
set_structure ur set_flatten atau desainDitambahkan setelah 20 detik:tapi untuk pertanyaan pertama saya bertanya, apa saya benar-benar ingin tahu adalah bagaimana untuk mengetahui jalur kritis dalam kode RTL dan kemudian mengoptimalkan kode pra-sintesis tanpa bantuan alat EDA.
pls tell ur sudut pandang kami dan setiap bantuan yang akan dihargai.
sevid

 

[tavidu]

1.please synth kode Anda terlebih dahulu.dan memeriksa laporan waktu Anda.

 

[quan228228]

sevid wrote:

tapi untuk pertanyaan pertama saya bertanya, apa saya benar-benar ingin tahu adalah bagaimana untuk mengetahui jalur kritis dalam kode RTL dan kemudian mengoptimalkan kode pra-sintesis tanpa bantuan alat EDA.

sevid

 

[zhangpengyu]

menggunakan dc atau pt untuk menghasilkan laporan waktu

 

[zwj_seu]

Hanya menggunakan pt

 

[yln2k2]

Hai,

Pertanyaan menrik.

Ketika Anda melakukan desain Anda perlu memperkirakan apa yang frekuensi target Anda?
Satu akan mengatakan satu jalur crtical bcos jika Anda memiliki terlalu banyak combinational logika yang tidak mampu waktu dekat ....

1) ketika DC akan mengatakan ini adalah jalur kritis orang harus menganalisis
- Apakah itu adalah murni karena combinational dari flop flop modul menyeberangi batas-batas maka Anda dapat menggunakan meratakan / pengelompokan untuk melakukan optimasi yang lebih baik ...
Tapi opmization bekerja hanya jika melanggar dalam batas yang wajar.
- Jika Anda memiliki pelanggaran dengan dalam satu modul, maka Anda memiliki terlalu banyak logika dari combinational flop flop 2 ....sehingga Anda dapat melihat kode RTL dan memperkenalkan beberapa jepit atau pipa untuk melakukan penutupan waktu ....
- Tanpa melakukan hal DC / PT ...satu dapat memperkirakan berdasarkan bagaimana mungkin penambah dia menggunakan flop untuk beteen flop dan dengan Frek yang diberikan Anda dapat memeriksa apakah semuanya telah memenuhi atau tidak ....salam
yln

 

[rameshsuthapalli]

Hi all,dalam rangka untuk memperkirakan jalur kritis sebelum u melakukan sintesis ikuti langkah-langkah berikut.

1.u harus tahu seluruh desain arsitektur.
2.u harus mengetahui berapa banyak combinational ur mengimplementasikan logika (yaitu u harus membayangkan apa yang akan alat sintesis logika peta untuk kode ut).
Jam 3.how banyak domain r sana tanpa syncronisation mechanisam tepat.
4.u harus mengetahui gerbang dasar penundaan (2 input nand dasar gerbang).
Multi 5.is ada jalur siklus yang u harus merawat saat merancang.

seperti ini ada begitu banyak proble r u harus know.may baik itu akan membantu u.

salam,
rameshs

 

[laglead]

PT dapat menunjukkan jalur kritis.