K
kleppo
Guest
Saya mencoba untuk menyelesaikan proyek itu dan aku punya masalah, setelah perencanaan sel IO seperti GND & Vdd untuk logika inti (GND3IP & VDD3IP) dan buffer output catu daya (GND3OP & VDD3OP).Menjalankan Assura LVS (dengan Makro LVS) dan memiliki dua pertama pendek antara 'gnd! "dan 'A' kedua 'vdd3o! "dan 'A'.Apa yang saya lakukan salah.Saya bekerja irama IC6.1.3.1 dan AMS Hit dari 4.0.