Masalah dalam simulasi

[fasto2008]

Hello everybody,

Apa ada perbedaan besar antara SpIcE simulasi desain layout dan simulasi sama sirkuit listrik.
Karena saya menemukan di sederhana saat ini cermin dengan dua NMOS bandwidth = 13.6KHZ.
Saat desain dan tata letak dengan L-EDIT Tanner dan setelah penggalian file spice I bandwidth = 532 HZ.
Please help me

Thank you in advance

 

[erikl]

Itu berarti Anda saat ini adalah 1nA atau kurang, dan tata letak routing menambah 20 kali lipat capacitances ke inheren capacitances transistor.Check your diekstraksi netlist yang begitu besar parasitics!
Cheers, erikl

 

[fasto2008]

Thank you for your help erikl tetapi tidak masalah karena saat ini dengan mensimulasikan i na kurang dari 1 dan masih banyak lagi, saya memiliki masalah yang sama.
Saya cek lagi saya netlist diekstrak untuk parastic capacitances dan sampai sekarang ada masalah yang sama.
Please help me.

 

[erikl]

Dalam hal ini, saya menyarankan untuk menghapus (out-komentar) yang diekstraksi parasitics Anda netlist (mungkin satu-per-satu, dan semua itu pada akhirnya) dan mengetahui parasit cap (s) (atau inductance (s )?) adalah / bertanggung jawab untuk menghancurkan bandwidth.
Anda yakin Anda menggunakan model yang sama di kedua transistor Anda sebelum dan postLayout netlists?

Semoga beruntung!erikl