Mana yang terbaik VHDL / Verilog Sintesis alat untuk FPGA / A

[chc]

Saya tidak akrab dengan asic aliran desain, mungkin ada orang lain dapat memberikan komentar beberapa berharga ....

FPGA untuk desain, apa yang saya telah menggunakan alat sintesis (hanya untuk sintesis kode VHDL): Synplicity Synplify> Synopsys FPGA Kompilator II> Mentor Leonardo tipe
Hanya pendapat pribadi saya ...

 

[andy2000a]

Quoteada 2001-07-13 23:19, chc wrote:

Saya tidak akrab dengan asic aliran desain, mungkin ada orang lain dapat memberikan komentar beberapa berharga ....FPGA untuk desain, apa yang saya telah menggunakan alat sintesis (hanya untuk sintesis kode VHDL): Synplicity Synplify> Synopsys FPGA Kompilator II> Mentor Leonardo tipe

Hanya pendapat pribadi saya ...

 

[cdic]

I
don't think so, untuk FPGA urutan adalah wajar, tetapi untuk asic, I think the DC is the best.

 

[CatKing]

DC pada unix yang terbaik, pada PC yang terburuk

 

[nmtr]

jika anda baru belajar, saya sarankan Anda untuk mencoba * Pria atau
dari Leonardo, tidak dapat hanya sintesis fpga asic tetapi, dengan antarmuka yang ramah dan mudah digunakan.ia akan membimbing Anda untuk menguasai hdl cepat. (alat ini akan memberi RTL dan Cell peta untuk memandu Anda memahami proyek Anda dan hdl sumber).
jadi saya sarankan adalah:
baru bagi peserta didik: tipe> synplicity> FPGA ekspres
untuk master: Synopsys DC> cadence Ambit> tipe

 

[cdic]

DC pada Linux dan Unix adalah yang terbaik.pada WinNT I
don't know.menyebabkan semua saya EDA lingkungan berbasis Linux rumah

 

[formatrix]

I think DC is the best daripada yang lain.

 

[xmizi]

Synopsys DC telah penuh logika algoritma optimasi dibandingkan yang lain.Juga memberikan yang baik ke backend alat seperti Floorplan Manager.Banyak backend P & R tool seperti Avant 's Apollo menggunakan DC's SDC (synopsys penundaan kendala) format diarahkan untuk waktu dan tempat rute.