G
gszczesz
Guest
Kami telah resistor skematik kita bahwa kami menempatkan parameter ke lvsIgnore sehingga akan mengabaikan dalam LVS.
Kami ingin resistor dapat disingkat untuk keperluan LVS (karena ini mewakili parasitics).Tapi LVS adalah pembukaan mereka ...bagaimana kita mengubahnya?
Greg
Kami ingin resistor dapat disingkat untuk keperluan LVS (karena ini mewakili parasitics).Tapi LVS adalah pembukaan mereka ...bagaimana kita mengubahnya?
Greg