LVDS penerima sebagai konverter tingkat

F

FvM

Guest
Halo,

Saya telah menggunakan penerima LVDS SN65LVDS2 TI sebagai konverter tingkat menurut http://focus.ti.com/lit/ug/slld009/slld009.pdf (Bab 3, Menerima Single-Ended Logic Levels).

Dalam rangkaian di bawah ini, suatu tingkat logika 1.8V diubah ke 3.2V LVCMOS<img src="http://images.elektroda.net/11_1204885126.gif" border="0" alt="LVDS receiver as a level converter" title="LVDS penerima sebagai konverter tingkat"/>Tegangan input berbeda dari biasanya LVDS parameter, tetapi dalam TIA-644 dan SN65LVDS2 spesifikasi.Perangkat akan menampilkan peningkatan TPD, lh dari 6,2 ns, sementara TPD, hl sudah dekat ditetapkan 2,5 ns.<img src="http://images.elektroda.net/75_1204885719_thumb.gif" border="0" alt="LVDS receiver as a level converter" title="LVDS penerima sebagai konverter tingkat"/> Bagian pin yang kompatibel dari merek lain, misalnya Fairchild FIN1002 menampilkan perilaku memuaskan dalam rangkaian. Http://www.fairchildsemi.com/ds/FI% 2FFIN1002.pdf
Konsumennya ragu-ragu, jika bagian TI dapat rusak, tapi dukungan TI bersikeras pada kondisi operasi menjadi penyebab perilaku yang dilaporkan.Anda mungkin menilai diri Anda sendiri, jika pernyataan ini sesuai dengan aplikasi TI catatan.

Tetapi, terlepas dari mengeluh tentang kebodohan, pertanyaan yang lebih menarik adalah: Apa yang bisa menjadi alasan untuk berbagai perilaku LVDS2 versus FIN1002?.Itu juga akan menarik jika seseorang mengalami masalah yang sama.

Salam,
Frank

 
Hai,

u bisa menjelaskan saya istilah "tegangan common Offset Mode" pada penerima di LVDS?

Terima kasih

 

Welcome to EDABoard.com

Sponsor

Back
Top