LPM_FIFO_DC!!

[ramo]

Hai!
Aku butuh operasi teori untuk Dual fifos jam.
please help me!
Thanks in adv!

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Senyum" border="0" />

 

[news]

&lt;img src="http://gallery.dpcdn.pl/imgc/News/61743/g_-_550x412_-_s_61743x20150317174604_0.jpg" alt="image" /&gt;Zaprezentowania nowych tabletów przez Samsunga z pewnością dzisiaj się nie spodziewaliśmy. Koreańczycy pokazali dwa modele z serii Galaxy Tab A. Dostaliśmy dobrze wyglądające, metalowe tablety ze średniej półki. Jeśli tak ma teraz wyglądać podejście Samsunga do jakości wykonania, to my to popieramy.

Samsung zmienił podejście do jakości wykonania smartfonów, przynajmniej w przypadku modeli&amp;hellip;&lt;img src="//feeds.feedburner.com/~r/dobreprogramy/Aktualnosci/~4/ILu8Nk4QAHY" height="1" width="1" alt=""/&gt;

Read more...

 

[mami_hacky]

Ingin untuk merancang sebuah asinkron FIFO?
Setelah saya merancang konverter lebar asynchronous parametrik FIFO, untuk Virtex-II FPGA.prinsip-prinsip desain untuk tidak mengubah atau FPGA desain ASIC.
The FIFO berisi tiga bagian utama: membaca controller, menulis controller, dan port dual memori.Port dual core memori yang tersedia oleh produsen FPGA dan ASIC vendor.membaca dan menulis controller controller modul ini hampir sama.misalnya membaca controller yang baik seharusnya readCounter kosong dan sinyal keluaran.menulis controller telah penuh dan writeCounter output.ada memungkinkan membaca dan menulis memungkinkan kontrol sinyal untuk menulis data ke dan membaca data dari fifo.Ada dua modul yang menghasilkan pelabuhan ganda membaca dan menulis alamat.setelah setiap membaca atau menulis loket ini akan menunjuk ke lokasi memori berikutnya.Sekarang masalah utamanya adalah menghasilkan sinyal Empty dan Full.harus ada jam Penyelaras status fifo untuk mentransfer data antara membaca dan menulis jam domain.
Di google, silakan cari "Clifford E. Cummings" ia telah menulis beberapa artikel yang sangat baik untuk asynchronous desain, yang dapat Anda download dari situs.

 

[mami_hacky]

Maaf, dua sama salinan pesan itu dibuat.

 

[mami_hacky]

ramo meminta saya untuk menggambarkan lebih, jadi here it is:
Pertama, berhati-hatilah bahwa kita sedang berbicara tentang dua jam yang berbeda, sisi positif mereka dapat ditempatkan di manapun di mana dan dengan possbile keterlambatan.Jadi Penyelaras adalah suatu keharusan.Sekarang, ASIC / FPGA produsen harus merancang sandal jepit itu sehingga mereka dapat kembali ke negara yang stabil, jika mereka mendapat metastabil.Anda tahu bahwa Metastabilitas menyebabkan ketika sebuah sinyal input untuk flip flop perubahan dalam selang waktu setup itu flip flop.
Sekarang kedua membaca dan menulis controller controller harus memiliki status mendaftar.beranggapan bahwa fifo kami memiliki empat tempat untuk menyimpan data.(Anggaplah bahwa kita tidak lebar fifo konverter untuk sekarang) maka harus ada 4 bit register status baik untuk membaca dan menulis controller.sekarang ketika sebuah paket yang tertulis di dalam memori yang pertama-tama, kita akan menetapkan status bit pertama mendaftar di controller menulis ke 1, maka ketika paket yang baru datang dan mengisi tempat kedua, kita akan menetapkan sedikit kedua status mendaftar.ketika salah satu paket dibaca dari memori kita akan menetapkan status bit pertama mendaftar di baca controller.sekarang hanya kita akan mengirim menulis status controller controller mendaftar untuk membaca (kami akan mentransfer data dari Write jam domain untuk membaca jam domain) dan kemudian membaca counter resultan adalah kedua xor register status.lagi, status mendaftar di baca controller akan ditransfer untuk menulis jam domain dan kemudian akan menulis xored dengan status controller mendaftar dan hasilnya adalah apa yang kita sebut meja tulis.ketika semua xored bit 1, kita katakan fifo sudah penuh.dan dalam membaca jam domain, ketika semua bit dari register status xored adalah nol kita katakan fifo kosong.berhati-hati agar fifo sinyal penuh dihasilkan dalam menulis jam domain dan fifo membaca dihasilkan dalam membaca jam domain.
Latency:
Fifo latancy dalam menetapkan Penuh atau Kosong atau baca / tulis counter adalah penting.dengan struktur di atas, Kendali sinyal harus pergi tinggi, segera setelah fifo menjadi penuh, tanpa ada hambatan.tapi itu akan turun dengan beberapa penundaan karena ketika Anda mulai membaca dari fifo, efek operasi membaca Anda harus melalui sandal jepit sinkronisasi terlebih dahulu dan kemudian menulis mencapai controller.Sekali lagi, anggaplah bahwa Anda membaca dari fifo, dan menjadi kosong, Kosong sinyal keluaran harus pergi tanpa latency tinggi.tapi ketika Anda menulis data baru ke fifo, Kosong tidak akan turun segera.
writeCounter latency readCounter dan tergantung pada lebar fifo.mereka memiliki latensi khas dari 2 atau 3 siklus.mengurus makna latency, di sini kita kelinci dua jam.

 

[ramo]

Thank you verry verry much!