latch sintesis

[no_mad]

Hi all,

Bagaimana Anda mensintesis gerendel?

Thanx in advance
no_mad

 

[eda_wiz]

/ / Kode untuk latch RTL.
selalu @ (EN atau b) mulai
jika (EN) a = b;
akhir

 

[no_mad]

Thanx, aku sudah tahu bagaimana kode sebuah latch.

Sebenarnya, pertanyaan saya adalah bagaimana u melakukan STA untuk sebuah gerendel dalam Design Compiler.

Maaf, pertanyaan saya terlalu sederhana.

 

[zeese]

Kode ini akan disintesis ke latch?

selalu @ (posedge CLK)
mulai
if (! terlebih dulu)
out <= 0;

lain
mulai
jika (enable)
out <= din;
akhir
akhir

Pada kode diatas, hanya jika pernyataan ada, tetapi tidak ada yang lain.Tapi ada
kondisi reset.Jadi, ini akan menjadi latch?

 

[no_mad]

hi zeese,

Kode ini adalah D-gerendel dengan aktif sync ulang sinyal rendah.

 

[eda_wiz]

zeese wrote:

Kode ini akan disintesis ke latch?selalu @ (posedge CLK)

mulai

if (! terlebih dulu)

out <= 0;lain

mulai

jika (enable)

out <= din;

akhir

akhirPada kode diatas, hanya jika pernyataan ada, tetapi tidak ada yang lain.
Tapi ada

kondisi reset.
Jadi, ini akan menjadi latch?

 

[visualart]

MENGAPA Apakah Anda memerlukan kait dalam desain? Bukan teatable tetapi untuk LSSD dari IBM.
Desgin yang baik tidak menyertakan selot

 

[Thinkie]

Saran saya adalah untuk menghindari terkunci jika Anda bisa.

Mereka akan menyebabkan masalah waktu dan akan membahayakan testability desain Anda

 

[srik_naidu]

hai,

dalam kasus VHDL: --
jika en = '1 'lalu
q <= d;
end if;

with regards,
srik.

 

[ddtiantian]

Latch digunakan untuk desain kinerja tinggi.Ada kertas yang baik berbicara tentang komputasi / memverifikasi siklus waktu untuk desain dengan banyak mengunci, mengingat setup / terus dan keterlambatan combinational logika.
"Memeriksa Jam Jadwal," Thomas G. Szymanski, Narendra Shenoy, ICCAD 1992, hal.124-131

 

[dBUGGER]

ddtiantian wrote:

Latch digunakan untuk desain kinerja tinggi.
Ada kertas yang baik berbicara tentang komputasi / memverifikasi siklus waktu untuk desain dengan banyak mengunci, mengingat setup / terus dan keterlambatan combinational logika.

"Memeriksa Jam Jadwal," Thomas G. Szymanski, Narendra Shenoy, ICCAD 1992, hal.
124-131

 

[eeeraghu]

Latch Dasar
Maaf, tapi Anda harus login untuk melihat lampiran

 

[ddtiantian]

Sini adalah "Jam Memeriksa Jadwal" kertas.
Maaf, tapi Anda harus login untuk melihat lampiran