laporan sintesis doubt1

[vinodkumar]

Hi keraguan saya sekarang dalam laporan sintesis i got laporan statiing

daerah adalah 100 (5) tetapi daerah sebenarnya adalah 41 etc ...
apa ini menunjukkan 41,5,100.

sampai jumpa

 

[deh_fuhrer]

Alat sintesis di mana kau mendapatkan laporan ini ...

 

[rsrinivas]

Ini adalah alat FPGA.Xilinx memberikan informasi tersebut dalam laporan sintesis.
Alat memperkirakan bahwa dari luas wilayah (100) ur desain membutuhkan 41%.
seharusnya tidak masalah apapun u.

 

[vinodkumar]

Hai
yeah iam menggunakan alat Xilinx, saya mengerti sama tetapi saya tidak mendapatkan tentang (5) dalam pernyataan, sebenarnya yang membuat saya untuk dimasukkan ke dalam forum, jadi jawaban untuk tht plz tooo.

 

[go4sandesh_vsn]

hi Vinod

sederhana ...dengan suatu margin atas atas wilayah ditentukan u kendala ....
seperti u mengatakan dalam laporan synth u ditemukandaerah adalah 100 (5) tetapi daerah sebenarnya adalah 41tht u berarti membiarkan alat untuk menempatkan desain ur alih seluruh "100%" dari FPGA (ini 100 adalah secara default) ...dan alat tht tht ur mengetahui desain dapat masuk ke dalam 41% area FPGA ...

sekarang sudah u telah ditentukan mengatakan 80% wilayah (bukan 100) ... dan alat tht ur tahu desain adalah mengambil mengatakan 85% daerah ... maka karena margin 5 ... sehingga akan mempertimbangkan tht yang kendala daerah bertemu ... sebaliknya jika lebih dari 85% maka akan pergi untuk optimasi lebih lanjut (daerah FRM sudut pandang) dan akan kemudian kirim u jika area kendala dapat dipenuhi atau tidak ....

saya pikir info ini akan membantu u sampai batas tertentu

untuk studi mendetail plz kunjungi
h ** p: / / toolbox.xilinx.com/docsan/xilinx8/books/data/docs/xst/xst0039_6.html
dan link terkait lainnya ....

cheers [/ quote]