Kvco seleksi dan listrik masalah kebisingan di PLL

[trashbox]

Hi guys, saya memiliki dua pertanyaan tentang desain PLL, tolong beri saya komentar? Jitter masalah 1.PLL Saya ingin mendapatkan sebuah jam jitter rendah dengan kisaran dari 50MHz ke 200MHz. Ada dua pilihan: a) biarkan VCO memiliki keuntungan kecil (gain = Kvco = df / dv) oleh jenis teknik seperti kurva FV multi-karena suara VCO sebanding dengan Kvco tersebut. b) biarkan VCO berosilasi pada frekuensi ganda (dari 100MHz ke 400MHz) dan kemudian menggunakan pembagi-by-2 untuk mendapatkan rentang frekuensi sasaran (dari 50MHz ke 200MHz). Keuntungannya adalah: frekuensi tinggi memiliki jitter absolut lebih kecil (kira persen = jitter / periode sama hampir di frekuensi rendah dan tinggi), sinyal setelah div-2 memiliki jitter lebih kecil jika div-2 tidak introdule lebih banyak suara. Kerugiannya adalah VCO memiliki Kvco besar metode ini. Saya tidak yakin metode mana yang lebih baik dalam hal ini? 2.Power kebisingan masalah Dalam sistem SOC yang sangat besar seperti CPU atau GPU, bagian digital akan memperkenalkan kebisingan menjadi bagian analog oleh jenis mekanisme meskipun banyak keterampilan telah digunakan seperti cincin penjaga. Pertanyaan saya adalah: dibandingkan dengan kebisingan analog mos (noise thermal dan kebisingan film) itu sendiri, yang adalah sumber kebisingan yang dominan, suara dari bagian digital atau mos sendiri di bagian analog? Terima kasih banyak.

 

[selina_wch]

Membalas masalah kedua: kebisingan Power adalah sourse suara paling inportant terutama dalam sistem SOC. Setelah kebisingan listrik diisolasi sebanyak mungkin, kebisingan analog mos dianggap. Seperti edisi pertama, saya tidak berpikir dua metode mengarah pada kinerja SANGAT BERBEDA. Selamat berdiskusi.